[发明专利]纠错解码装置有效
| 申请号： | 201480066943.2 | 申请日： | 2014-11-07 |
| 公开（公告）号： | CN105814799B | 公开（公告）日： | 2019-03-01 |
| 发明（设计）人： | 杉原坚也;松本涉;吉田英夫;宫田好邦 | 申请（专利权）人： | 三菱电机株式会社 |
| 主分类号： | H03M13/19 | 分类号： | H03M13/19;H03M13/45 |
| 代理公司： | 北京三友知识产权代理有限公司 11127 | 代理人： | 李辉;黄纶伟 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 纠错解码装置具备与LDPC码的检查矩阵的列以及行分别对应地设置的列运算器(201)以及行运算器(211～213)，列运算器(201)从接收序列的接收LLR(对数似然比)和行运算器(211～213)输入行LLR，计算接收序列的接收LLR与来自行运算器(211～213)的行LLR的合计值(z1)，行运算器(211～213)保持在上次运算时获得的与行LLR或列LLR相关的运算结果，采用从列运算器(201)输入的合计值和所保持的运算结果来计算列LLR，根据所算出的列LLR计算行LLR，输出给列运算器(201)。 | ||
| 搜索关键词： | 纠错 解码 装置 | ||
【主权项】：
1.一种纠错解码装置，其用于对利用LDPC码进行了编码的接收序列进行解码，该纠错解码装置具备与所述LDPC码的检查矩阵的列以及行分别对应地设置的列运算器以及行运算器，所述列运算器输入所述接收序列的接收LLR并且从所述行运算器输入行LLR，计算所述接收序列的所述接收LLR与来自所述行运算器的所述行LLR的合计值，其中，该LLR表示对数似然比，所述列运算器向其连接的行运算器输出相同的所述合计值；所述行运算器保持在上次运算时获得的与行LLR或列LLR相关的运算结果，采用从所述列运算器输入的所述合计值和所保持的所述运算结果来计算列LLR，根据算出的所述列LLR计算行LLR，并输出给所述列运算器。
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