[实用新型]一种具有记忆功能背景抑制结构的读出电路

摘要

本实用新型公开了一种具有记忆功能背景抑制结构的读出电路，该电路通过采用具有记忆功能的背景抑制电路模块，首先将2×2排列的四个像元背景电流的平均电流进行复制记忆，然后将这个电流作为四个像元的背景电流从光电流中减去，最后通过使用高增益共享式负反馈运放的SBDI前置输入级电路模块积分得到一个电压信号，并通过采样保持电路模块将该信号采样到采样电容上，最后通过单位增益输出级模块将模拟信号输出。该电路实现了对不同像元背景电流的记忆，并在信号处理之前减去了背景电流，有效延长了积分时间，增加了对比度，提高了输出信号的信噪比。

主权项

一种具有记忆功能背景抑制结构的读出集成电路，它由背景抑制电路模块、SBDI前置输入级模块、采样保持电路模块、电流镜像电路模块、单位增益输出级模块和时序控制电路模块构成；其模块特征在于：所述的背景抑制电路模块其结构包括简单镜像电路、3个记忆电容、记忆管和4个MOS管控制开关，其中所述的简单镜像电路有一对宽长比为2∶1和1∶1的NMOS管与一对宽长比为5∶1和1∶1的PMOS管构成；所述的3个记忆电容是500fF、50fF和500fF三个NW电容，它们首尾相连形成环状，二个500fF记忆电容相连端接电源VDD；所述的记忆管采用宽长比为4∶3的PMOS管，它的源极S端与简单镜像电路的输出端相连，漏极D端与控制开光相连，栅极G端与一个500fF与50fF的相连端相接；所述的4个MOS管控制开关是两对由一个NMOS管和一个PMOS虚拟管构成的开关，其中NMOS管φ₁和PMOS虚拟管构成的控制开关一端连接记忆管的栅极G端，另一端连接记忆管的漏极D端，NMOS管φ₂和PMOS虚拟管构成的控制开关一端连接第二个500fF与50fF记忆电容的相接端，另一端连接记忆管的漏极D端；所述的SBDI前置输入级模块采用共享缓冲直接注入电路结构，由Mg0～Mg7八个共享MOS管和Mg8～Mg19十二个各像元单独使用的MOS管构成SBDI输入级模块的负反馈运放，所述的共享缓冲直接注入电路中的积分电容采用NW电容；读出集成电路的连接关系为：由SBDI前置输入级模块采集探测器电流信号，经连接通道I的电流镜像电路模块与背景抑制电路模块相连，并经通道II反馈至SBDI前置输入级模块的输入端；后续连接采样保持电路模块、单位增益输出级模块两个模块，对信号进行采样、保持、放大处理。时序控制电路模块直接与SBDI前置输入级模块、采样保持电路模块、单位增益输出级模块相连，通过控制总线直接控制这三个模块，并通过这三个模块间接控制背景抑制电路模块。