[发明专利]基于FPGA的通用矩阵定点乘法器及其计算方法

摘要

一种在FPGA芯片上使用的通用矩阵定点乘法器，其内部结构由控制模块、转换模块、运算模块和存储模块四个部分组成。控制模块根据待运算矩阵的维数生成控制信号。转换模块负责在运算过程中进行定点数与浮点数的转换。运算模块从存储模块和转换模块中读入运算数据，进行定点乘法和定点累加运算，并将结果存入存储模块中。存储模块用于缓存待运算矩阵数据和结果矩阵数据，并提供与总线信号兼容的接口，允许总线上其它部件访问。本发明充分利用硬件中定点计算效率高的特点，采用一种独特的运算结构，实现数据的边转换边运算来提高总体运算速度，可同时使用多个矩阵定点乘法器并行计算，因此，可支持任意维数矩阵的定点乘法运算，同时保证很高的计算效率。与用浮点数进行矩阵乘法相比，计算效率有很大提高。

主权项

1.一种基于FPGA的通用矩阵定点乘法器，其特征在于，支持任意维数的矩阵乘法运算；包括控制模块(1)、转换模块(2)、运算模块(3)和存储模块(4)；所述矩阵乘法运算包括数据转换阶段和乘法计算阶段，其中，数据转换阶段用于计算结果矩阵的第一行或第一列数据，乘法计算阶段用于计算结果矩阵其他数据；所述的控制模块(1)分别与所述的运算模块(3)和存储模块(4)相连，用于生成控制信号控制运算模块和存储模块的有序运行；所述的转换模块(2)分别与所述的与所述的运算模块(3)和存储模块(4)相连，用于实现定点数与浮点数之间的转换；所述的运算模块(3)，用于进行定点数的乘加计算；所述的存储模块(4)还与所述的运算模块(3)相连，用于缓存待运算矩阵数据和结果矩阵数据，并提供系统总线访问接口；所述的转换模块包括浮‑定转换器和定‑浮转换器；所述的浮‑定转换器将在计算机中存储的32位浮点数转换成64位定点数以供后续定点计算，所述的定‑浮转换器将乘法运算结果的定点数转换成浮点数以供计算机读取；所述的浮‑定转换器与存储模块相连接收待转换的浮点数并将转换后的定点数返回存储；与运算模块相连在数据转换阶段将数据转换结果直接提供给运算模块进行计算；所述的定‑浮转换器与运算模块相连接收乘法运算结果数据；与存储模块相连返回转换结果；所述的运算模块包括定点乘法器和定点累加器；所述的定点乘法器计算2个64位定点数的乘法，所述的定点累加器对定点乘法结果进行求和；运算期间，定点乘法器每周期从存储模块或浮‑定转换器读入2个数据进行定点乘法计算，定点累加器实时输出定点累加结果；当某一向量乘法计算结束时，定点累加器将累加结果送给定‑浮转换器进行转换，并从控制模块接收定点累加器清零信号将内部累加器结果清零，开始准备下一轮向量计算；所述的存储模块包括系统总线数据接口和内部数据接口；系统总线数据接口负责与外部总线或FPGA芯片内的其它设备交换数据；内部数据接口负责与转换模块或运算模块交换数据；在计算准备阶段，存储模块与系统总线相连接收待运算矩阵数据；在计算过程中，与控制模块相连接收待转换数据地址信号、转换结果数据地址信号、待运算数据地址信号、运算结果数据地址信号以及运算结果写使能信号，与运算模块的定点乘法器相连提供待运算数据信号，与转换模块的浮‑定转换器相连提供待转换数据并存储其转换结果，与转换模块的定‑浮转换器相连接收转换后的结果矩阵数据；在计算完成后，与系统总线相连返回运算结果；所述的控制模块与系统总线相连在计算开始前接收请求矩阵乘法信号并返回应答信号，在计算准备阶段接收待乘矩阵维数信息和运算使能信号，在运算结束后返回运算结束信号；与存储模块相连在计算过程中提供待转换数据地址信号、转换结果数据地址信号、待运算数据地址信号、运算结果数据地址信号以及运算结果写使能信号；与运算模块相连在每一轮向量乘法结束时提供定点累加器清零信号。