[发明专利]一种减少高速差分对之间串扰影响的设计方法有效
| 申请号： | 201410410813.8 | 申请日： | 2014-08-20 |
| 公开（公告）号： | CN104182576B | 公开（公告）日： | 2017-05-03 |
| 发明（设计）人： | 武宁;吴福宽 | 申请（专利权）人： | 浪潮电子信息产业股份有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 济南信达专利事务所有限公司37100 | 代理人： | 张靖 |
| 地址： | 250014 山东*** | 国省代码： | 山东;37 |
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| 摘要： | 本发明公开了一种减少高速差分对之间串扰影响的设计方法，通过改变差分对中间DC耦合电容的摆放位置，使差分对走线在DC耦合电容前后走线极性反转，从而使远端串扰正负幅度噪声相互叠层，削弱差分总噪声能。通过理论分析及仿真验证，本发明一种可有效改进高密度布线PCB板上高速信号串扰质量的设计方法，此方法的应用可以促使产品开发成本的降低，产品质量的稳定，从而提高产品在市场上的竞争力。 | ||
| 搜索关键词： | 一种 减少 高速 之间 影响 设计 方法 | ||
【主权项】：
一种减少高速差分对之间串扰影响的设计方法，其特征在于：通过改变差分对中间DC耦合电容的摆放位置，使差分对走线在DC耦合电容前后走线极性反转，从而使远端串扰正负幅度噪声相互叠层，削弱差分总噪声能；在若干对差分线分布中，DC耦合电容前后走线极性相同的差分线和DC耦合电容前后走线极性相反的差分线间隔排列；所述DC耦合电容的摆放位置，在PCB板上，对于一对水平走向的差分线，其中一组走线的DC耦合电容沿竖直方向设置，另一组走线的DC耦合电容沿竖直方向设置在前一组走线右段的两旁，其中，每组走线的耦合电容都是沿竖直方向排列，上面一组的走线经过左面一组耦合电容延伸到右边，下面一组的走线经过右面一组耦合电容，跨过上一组走线的右半段后，延伸到右边。
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