[发明专利]一种降低差分串扰的PCB走线设计方法在审
| 申请号： | 201410388135.X | 申请日： | 2014-08-08 |
| 公开（公告）号： | CN104102797A | 公开（公告）日： | 2014-10-15 |
| 发明（设计）人： | 武宁;吴福宽 | 申请（专利权）人： | 浪潮电子信息产业股份有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 250101 山东*** | 国省代码： | 山东;37 |
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| 摘要： | 本发明提供一种降低差分串扰的PCB走线设计方法，芯片差分引脚焊盘和差分对layout耦合走线时，芯片引脚的耦合极性与差分线对的耦合极性相反，其各自对应产生的串扰噪声极性也相反，这样，噪声信号叠加时，由于幅度极性相反，势必大部分噪声能量相互叠加抵消，因而可有效降低串扰噪声。本发明的一种降低差分串扰的PCB走线设计方法和现有技术相比，本设计方法通过优化layout走线方式，来减少信号串扰，提高产品质量，有效的降低高频信号因高密度互连而产生的串扰影响，而且本发明还具有设计合理、结构简单、使用方便等特点，因而，具有很好的使用价值。 | ||
| 搜索关键词： | 一种 降低 差分串扰 pcb 设计 方法 | ||
【主权项】：
一种降低差分串扰的PCB走线设计方法，其特征在于芯片差分引脚焊盘和差分对layout耦合走线时，芯片引脚的耦合极性与差分线对的耦合极性相反，其各自对应产生的串扰噪声极性也相反，这样，噪声信号叠加时，由于幅度极性相反，势必大部分噪声能量相互叠加抵消，因而可有效降低串扰噪声。
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