[发明专利]具有气隙结构的半导体器件及其制造方法有效
| 申请号: | 201410371298.7 | 申请日: | 2014-07-31 |
| 公开(公告)号: | CN105097663B | 公开(公告)日: | 2019-05-24 |
| 发明(设计)人: | 丁致远;谢志宏 | 申请(专利权)人: | 台湾积体电路制造股份有限公司 |
| 主分类号: | H01L21/768 | 分类号: | H01L21/768;H01L23/522 |
| 代理公司: | 北京德恒律治知识产权代理有限公司 11409 | 代理人: | 章社杲;孙征 |
| 地址: | 中国台*** | 国省代码: | 中国台湾;71 |
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| 摘要: | 本发明提供了一种方法,包括在衬底上的介电层中形成导电部件。在衬底上形成第一硬掩模层和下面的第二硬掩模层。第二硬掩模层对等离子体蚀刻工艺的蚀刻选择性高于第一硬掩模层对等离子体蚀刻工艺的蚀刻选择性。第二硬掩模层可以在形成掩蔽元件期间保护介电层。该方法还包括:实施等离子体蚀刻工艺,以在介电层中形成沟槽,该蚀刻工艺还可以去除第一硬掩模层。然后,在沟槽的上方形成盖顶,以形成邻近导电部件的气隙结构。本发明还提供了一种形成半导体器件的方法。 | ||
| 搜索关键词: | 有气 结构 半导体器件 及其 制造 方法 | ||
【主权项】:
1.一种制造半导体器件的方法,包括:在衬底上的介电层中形成导电部件;在所述导电部件上方形成盖顶;在所述衬底上形成第一硬掩模层和下面的第二硬掩模层,其中,所述第二硬掩模层在等离子体蚀刻工艺中的蚀刻速率大大低于所述第一硬掩模层在实施等离子体蚀刻工艺中的蚀刻速率;实施所述等离子体蚀刻工艺,以在所述介电层中形成沟槽,其中,所述沟槽邻近所述导电部件;在所述盖顶上方形成导电部件盖顶;以及在所述沟槽和所述导电部件盖顶上方形成气隙结构盖顶,以形成邻近所述导电部件的气隙结构;其中,所述盖顶的表面区域处形成有氧化层,所述气隙结构的上部通过所述导电部件盖顶与所述导电部件间隔开并且所述气隙结构的下部通过设置在所述下部与所述导电部件之间的所述衬底的介电材料与所述导电部件间隔开。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
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