[发明专利]具备高速接口的快速测频电路

摘要

本发明提供了一种具备高速接口的快速测频电路，该测频电路包括高速接口输入单元、时钟调整单元、测频运算单元、高速接口输出单元和控制单元。所述快速测频电路具备高速差分LVDS输入输出接口，能根据外部设置调整高速接口总线上时钟的延迟时间，测频运算单元提供八种测频算法设置可选，采用SPI接口/I2C接口实现对电路的相关配置。本发明能够适应高吞吐速率下的超高速测频要求，具有灵活的配置方式，能兼顾对于短信号快速分析和对连续长信号的快速高精度分析；该电路具备的高速接口，可直接与前级高速ADC电路连接；该电路具备的时钟调整单元，降低高速接口误码率；可以通过外部设备读取高速接口实时捕获的数据，进而判断高速接口工作是否正常。

主权项

具备高速接口的快速测频电路，其特征、包括：高速接口输入单元、时钟调整单元、测频运算单元、高速接口输出单元、控制单元；所述高速接口输入单元分别连接控制单元、时钟调整单元和测频运算单元，所述高速接口输出单元分别连接控制单元、时钟调整单元和测频运算单元；所述控制单元设置高速接口输入单元、时钟调整单元，测频运算单元、高速接口输出单元的工作状态；所述高速接口输入单元由控制单元控制，同时接收数据与位同步时钟，接收到的数据进入测频运算单元，接收到的位同步时钟进入时钟调整单元；所述高速接口输入单元包括：LVDS接收器、正边沿触发捕获模块、负边沿触发捕获模块、高速接口控制模块、先进先出缓冲模块；所述LVDS接收器的输出同时连接正边沿触发捕获模块、负边沿触发捕获模块，正边沿触发捕获模块、负边沿触发捕获模块的输出同时连接高速接口控制模块，高速接口控制模块的数据输出连接先进先出缓冲模块；LVDS接收器的使能由高速接口控制模块控制，启动的LVDS接收器将接收到的低压差分信号LVDS转换为单端数字系统电平；正边沿触发捕获模块采用经过时钟调整单元处理时钟信号的正边沿对转为单端的输入数据进行捕获；负边沿触发捕获模块采用经过时钟调整单元处理时钟信号的负边沿对转为单端的输入数据进行捕获；高速接口控制模块根据设置的数据有效形式及有效捕获边沿，将输入数据拼装，并顺序写入先进先出缓冲模块；所述时钟调整单元输入时钟由高速接口输入单元提供，经时钟调整单元调整后的时钟提供给高速接口输入单元，经时钟调整单元分频后的时钟提供给控制单元、测频运算单元及高速接口输出单元；所述测频运算单元处理源自高速接口输入单元的先进先出缓冲模块的输出数据，测频运算单元的运算结果输出至高速接口输出单元；测频运算单元包括：窗函数滤波器、窗函数旁路器、测频运算器、运算控制器、ROM、输出选择器；窗函数旁路器同时连接测频运算单元的输入、窗函数滤波器、运算控制器、测频运算器，测频运算器连接输出选择器，测频运算器、输出选择器和ROM均受运算控制器控制；窗函数旁路器选择进入测频运算器的数据是否需要经过窗函数滤波器的处理，测频运算器由快速傅立叶变换FFT模块及离散傅里叶变换DFT模块构成；测频运算器的输入数据源自窗函数旁路器，计算因子由运算控制器从ROM读取后，写入测频运算器；输出选择器由运算控制器操作，根据控制单元的设置，选择符合要求的测频运算器结果输出。