[发明专利]非易失性半导体存储装置以及其控制方法

摘要

非易失性半导体存储装置以及其控制方法。一非易失性存储器单元阵列被分为第一单元阵列以及第二单元阵列，页面缓冲电路设置于第一单元阵列以及第二单元阵列之间，且第二锁存电路设置于第一单元阵列的外缘区域，且页面缓冲电路通过第一单元阵列的总体位线连接至上述第二锁存电路。控制数据写入至第一单元阵列或第二单元阵列是藉由在数据写入时，当写入数据被锁存于第二锁存电路中之后，通过第一单元阵列的总体位线将写入数据从第二锁存电路传送至页面缓冲电路。控制从第一单元阵列或第二单元阵列读取的数据输出至外部电路是藉由在数据读取时，通过第一单元阵列的总体位线将数据从页面缓冲电路传送至第二锁存电路。

主权项

一种非易失性半导体存储装置，包括：非易失性存储器单元阵列，具有多个存储器单元连接至总体位线；页面缓冲电路，具有第一锁存电路暂存预定页面单位读出及写入至上述非易失性存储器单元阵列的数据；第二锁存电路，暂存输入及输出至外部电路的数据；以及控制电路，控制上述非易失性存储器单元阵列的数据读取及写入，其中，上述非易失性存储器单元阵列被分为第一单元阵列以及第二单元阵列，上述页面缓冲电路设置于上述第一单元阵列以及上述第二单元阵列之间，且上述第二锁存电路设置于上述第一单元阵列的外缘区域；上述页面缓冲电路通过上述第一单元阵列的一总体位线连接至上述第二锁存电路；上述控制电路控制数据写入至上述第一单元阵列或上述第二单元阵列是藉由在数据写入时，当来自上述外部电路的写入数据被锁存于上述第二锁存电路中后，通过上述第一单元阵列的上述总体位线将写入数据从上述第二锁存电路传送至上述页面缓冲电路；以及上述控制电路控制从上述第一单元阵列或上述第二单元阵列读取的数据输出至上述外部电路是藉由在数据读取时，通过上述第一单元阵列的上述总体位线将数据从上述页面缓冲电路传送至上述第二锁存电路，其中，上述控制电路控制上述第一单元阵列以及上述第二单元阵列执行数据写入、数据读取以及数据抹除的至少一个的一时分割操作，上述控制电路对上述第一单元阵列与上述第二单元阵列之间以一预定延迟随时间偏移的数据编程以及验证进行控制。