[发明专利]基于SATA接口固态硬盘的高速存储装置

摘要

本发明涉及数据采集系统技术领域，具体涉及一种基于SATA接口固态硬盘的高速存储装置，目的是解决现有存储装置在数据存储过程中速度慢，容量低，成本高的问题。其特征在于它还包括核心处理器、供电和掉电保护单元、Flash配置电路、缓存模块、接口模块和转接芯片；供电和掉电保护单元、Flash配置电路、缓存模块、接口模块、转接芯片分别与核心处理器连接，SATA接口固态硬盘与转接芯片连接。本发明采用核心处理器、供电和掉电保护单元、Flash配置电路、缓存模块、接口模块、转接芯片以及SATA接口固态硬盘，构建了基于SATA接口固态硬盘的高速存储装置，相比现有的存储装置，具有存储速度快、存储容量大、小巧轻便和可靠性高的特点。

主权项

一种基于SATA接口固态硬盘的高速存储装置，包括SATA接口固态硬盘，其特征在于：它还包括核心处理器、供电和掉电保护单元、Flash配置电路、缓存模块、接口模块和转接芯片；其中，核心处理器分别与上位机、供电和掉电保护单元、Flash配置电路、缓存模块、接口模块和转接芯片连接，SATA接口固态硬盘与转接芯片连接；核心处理器接收高速LVDS数据输入和上位机发送的控制参数，将高速LVDS数据输入转换为并行数据，然后将该并行数据发送给转接芯片；核心处理器向转接芯片发送读取SATA接口固态硬盘数据命令，接收来自转接芯片读取的数据，将该数据发送给缓存模块；核心处理器接收缓存模块中的数据，然后将该数据发送至接口模块；核心处理器还向供电和掉电保护单元发送控制信号；供电和掉电保护单元接收来自核心处理器的控制信号，在该控制信号的作用下为核心处理器提供供电和掉电保护；Flash配置电路在装置启动时向核心处理器加载码流和嵌入式程序；缓存模块接收来自核心处理器的数据进行存储，在数据存储完成后将该数据发送给核心处理器；接口模块接收核心处理器中的数据，将该数据发送至上位机；转接芯片接收核心处理器处理后的IDE并行数据，并将上述IDE并行数据转换为SATA并行数据，然后将SATA并行数据发送至SATA接口固态硬盘；转接芯片接收核心处理器发送的读取SATA接口固态硬盘数据命令，并将其发送给SATA接口固态硬盘；转接芯片接收SATA接口固态硬盘发送的数据，将该SATA并行数据转换为IDE并行数据后发送给核心处理器；SATA接口固态硬盘接收转接芯片的数据，对数据进行存储；SATA接口固态硬盘接收转接芯片发送的读取SATA接口固态硬盘数据命令，将存储的数据发送至转接芯片；所述的核心处理器包括LVDS接收模块、IDE接口模块、数据管理模块、嵌入式软核Microblaze、CMD接口、CPU_FIFO模块和SAVE_FIFO模块；其中，LVDS接收模块通过SAVE_FIFO模块与IDE接口模块连接；数据管理模块与IDE接口模块连接，数据管理模块还与供电和掉电保护单元连接；IDE接口模块与转接芯片连接，IDE接口模块还通过CPU_FIFO模块与嵌入式软核Microblaze连接；嵌入式软核Microblaze通过CMD接口与数据管理模块连接，嵌入式软核Microblaze还分别与缓存模块和接口模块连接；LVDS接收模块接收来自外部的高速LVDS数据，将高速LVDS数据转换为并行数据，然后将处理后的并行数据输出至SAVE_FIFO模块；SAVE_FIFO模块接收LVDS接收模块转换后的数据；SAVE_FIFO模块还接收IDE接口模块的读取SAVE_FIFO模块控制信号，在该信号的控制下将接收的LVDS接收模块转换后的并行数据发送至IDE接口模块；IDE接口模块接收数据管理模块的存储控制信号，向SAVE_FIFO模块发送读取SAVE_FIFO模块控制信号，读取SAVE_FIFO模块中的并行数据，并将并行数据发送至转接芯片；IDE接口模块接收数据管理模块发送的读取控制信号，在该读取控制信号的控制下，读取转接芯片中的IDE并行数据，并将该IDE并行数据发送至CPU_FIFO模块；数据管理模块接收CMD接口发送的数据存储命令，向IDE接口模块发送存储控制信号；数据管理模块接收CMD接口发送的数据读取命令，向IDE接口模块发送读取控制信号；在断电时刻，数据管理模块向供电和掉电保护单元发送控制信号；嵌入式软核Microblaze接收来自接口模块发送的控制参数，向CMD接口发送存储控制信号或读取控制信号；在IDE接口模块将IDE并行数据发送至CPU_FIFO模块后，嵌入式软核Microblaze向CPU_FIFO模块发送读取CPU_FIFO模块数据信号，读取CPU_FIFO模块中的数据，将CPU_FIFO模块中的数据发送至缓存模块，存储完成后，嵌入式软核Microblaze读取缓存模块中的数据，并将读取的缓存模块中的数据发送至接口模块；CMD接口接收嵌入式软核Microblaze发送的存储控制信号和读取控制信号，然后将上述存储控制信号或读取控制信号发送至数据管理模块；CPU_FIFO模块接收IDE接口模块发送的IDE并行数据，它还接收嵌入式软核Microblaze发送的读取CPU_FIFO模块数据信号，在该信号控制下向嵌入式软核Microblaze发送IDE并行数据。