[发明专利]一种数字阵列模块接收延时测试方法及装置

摘要

本发明公开了一种数字阵列模块接收延时测试方法及装置，方法包括步骤：建立一个状态控制模块；状态控制模块对数字阵列模块的工作状态进行控制，并使其输出一路与数字阵列模块工作状态同步的脉冲信号，以该同步信号为纽带，在数字阵列模块和接收通道测试所需的激励信号之间建立起同步关系；将对应的同步信号产生的时间戳信息打包在接收通道I/Q数据数据包中，利用状态控制模块取出初始时间戳信息，根据初始时间戳和I/Q数据接收时间的对应关系进行相关运算，得到接收延时测试结果。本发明将接收延时的测试转换为信号之间绝对时间之差的运算，不需复杂的数字信号处理，只需要获得接收到的I/Q数据时间及解析出初始时间戳信息，即得到接收延时测试结果。

主权项

一种数字阵列模块接收延时测试方法，其特征在于包括以下步骤：a建立一个状态控制模块，状态控制模块包括FPGA、光模块与DAC芯片；FPGA一是通过光模块连接数字阵列模块，二是通过DAC连接信号发生器外部脉冲输入端口；b在时钟信号的上升沿，状态控制模块通过光模块对数字阵列模块的工作状态进行控制，并将初始时间戳信息打包传输给数字阵列模块，同时传输同步信号数据给状态控制模块中的DAC芯片，使状态控制模块输出一路与数字阵列模块工作状态同步的脉冲信号，将状态控制模块所输出的这路脉冲信号用来作为信号发生器基于内部触发调制模式的外部输入信号,由信号发生器为被测数字T/R接收通道提供激励信号，信号发生器在接收到同步信号时输出激励信号，以上述同步信号为纽带，在数字阵列模块和接收通道测试所需的激励信号之间建立起同步关系；c将对应的同步信号产生的时间戳信息打包在接收通道I/Q数据数据包中，首先利用状态控制模块中的光模块对数据包进行光电转换，经过光电转换后的数据进入FPGA中自带的RAM区进行存储，再对RAM区中的数据进行解析，从中取出初始时间戳信息，由于这些数据在哪个时钟上升沿进入状态控制模块是已知的，将初始时间戳和I/Q数据接收时间二者进行减法运算，再去除接收激励信号在测试系统中的传输时间，即得到接收延时测试结果。