[发明专利]一种减少地址线连接的DRAM测试装置及方法有效
| 申请号： | 201310521444.5 | 申请日： | 2013-10-29 |
| 公开（公告）号： | CN103559915A | 公开（公告）日： | 2014-02-05 |
| 发明（设计）人： | 王帆;亚历山大 | 申请（专利权）人： | 西安华芯半导体有限公司 |
| 主分类号： | G11C29/56 | 分类号： | G11C29/56 |
| 代理公司： | 西安西交通盛知识产权代理有限责任公司 61217 | 代理人： | 田洲 |
| 地址： | 710055 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明提供了一种减少地址连接的DRAM测试装置，包括DRAM芯片、时钟信号产生模块、上升沿锁存器、下降沿锁存器、测试模式切换模块及全局控制端；所述时钟信号产生模块的输出端分别与上升沿锁存器的时钟信号输入端及下降沿锁存器的始终信号输入端相连接，DRAM芯片的地址线分别与上升沿锁存器的地址输入端及下降沿锁存器的地址输入端相连接，上升沿锁存器的输出端及下降沿锁存器的输出端均通过测试模式切换模块与全局控制端相连接。本发明还提供了一种减少地址连接的DRAM测试方法，通过本发明可以有效的提高DRAM芯片测试的灵活性。 | ||
| 搜索关键词： | 一种 减少 地址 连接 dram 测试 装置 方法 | ||
【主权项】：
一种减少地址连接的DRAM测试装置，其特征在于，包括DRAM芯片、时钟信号产生模块、上升沿锁存器、下降沿锁存器、测试模式切换模块及全局控制端；所述时钟信号产生模块的输出端分别与上升沿锁存器的时钟信号输入端及下降沿锁存器的时钟信号输入端相连接，DRAM芯片的地址线分别与上升沿锁存器的地址输入端及下降沿锁存器的地址输入端相连接，上升沿锁存器的输出端及下降沿锁存器的输出端均通过测试模式切换模块与全局控制端相连接。
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