[发明专利]一种连续确定大点数幅度概率分布的方法和装置

摘要

本发明提供一种连续计算大点数幅度概率分布的方法和装置，其中装置由CPLD或FPGA控制单元、A/D采样单元、开关总线、静态存储器SRAM、双口RAM及主机CPU相互连接并相互通讯组成；所述A/D采样单元用于采集接收机或频谱仪变频后并经过抗混叠滤波器后的中频信号发送给开关总线；所述开关总线用于将所述中频信号发送给静态存储器SRAM；所述静态存储器SRAM用于采用预定方式存储并更新所述中频信号；所述主机CPU用于读取所述双口RAM及所述静态存储器SRAM的数据，同时在屏幕上更新整个幅度范围内的概率统计值。采用上述方案，可以实时的准确计算出信号的平均功率,本装置接于接收机或频谱仪的中频后，即可以实现连续APD的测量和平均功率的计算。

主权项

一种连续确定大点数幅度概率分布的装置，其特征在于，由CPLD或FPGA控制单元、A/D采样单元、开关总线、静态存储器SRAM、双口RAM及主机CPU相互连接并相互通讯组成；所述A/D采样单元用于采集接收机或频谱仪变频后并经过抗混叠滤波器后的中频信号发送给开关总线；所述开关总线用于将所述中频信号发送给静态存储器SRAM；所述静态存储器SRAM用于采用预定方式存储并更新所述中频信号；所述双口RAM用于存储所有幅度概率分布的瞬时计算结果并使主机CPU与CPLD或FPGA控制单元无冲突的访问；所述CPLD或FPGA控制单元用于控制所述静态存储器SRAM和所述双口RAM的读写，以及整个幅度范围内幅度概率分布的统计计算；所述主机CPU用于读取所述双口RAM及所述静态存储器SRAM的数据，同时更新整个幅度范围内的概率统计值，并根据预定方法计算整个幅度范围内的概率的平均功率；所述CPLD或FPGA控制单元中的处理时钟为采样时钟的6‑12倍；所述CPLD或FPGA控制单元由工作状态机和寄存器组成，所述寄存器包括总点数寄存器、中间值寄存器、SRAM环形队列的读地址指针寄存器和写地址指针寄存器；所述工作状态机用于在处理时钟的驱动下完成第一状态及第二状态之间的转换；所述第一状态，将当前新采样数据作为所述双口RAM的地址指针，读取所述双口RAM中地址单元的数据并加1再写入所述双口RAM中地址单元；判断读地址指针寄存器的值若为初始值0且写地址指针寄存器的值加1与总点数寄存器的值是否相同，是则不进行读地址指针寄存器的读写操作和SRAM环形队列的读操作，否则读出静态存储器SRAM中读地址指针寄存器所指的值到中间值寄存器中，再将读地址指针寄存器值加1并对总点数寄存器的值求余赋予读地址指针寄存器，同时写地址指针加1对总点数寄存器求余，并把求余值赋给写地址指针寄存器，把新采样数据写入写地址指针寄存器所指的静态存储器SRAM的单元中；所述第二状态，判断读地址指针寄存器的值是否大于0，否则无操作，是则将中间值寄存器的值输出到双口RAM的地址总线上，读出双口RAM的值，并减1再写入到双口RAM中。