[发明专利]用于传输GFP数据帧的16位并行自同步加扰解扰码器

摘要

本发明涉及用于传输GFP数据帧的16位并行自同步加扰解扰码器，加扰码器电路包括43个D触发器D0…D42和16个异或门，43个D触发器D0…D42和16个异或门按序间插串联，高16位的D触发器D42…D27的输出信号Q42…Q27与16位输入信号异或所得的值作为低16位D触发器D15…D0的输入信号，低16位D触发器D15…D0的输出信号构成了16位并行扰码序列；所述解扰码器电路包括43个D触发器D0…D42和16个异或门，43个D触发器D0…D42和16个异或门按序间插串联，高16位的D触发器D42…D27的输出信号Q42…Q27与16位输入信号异或所得的值构成了16位并行解扰码序列；本发明的优点：电路简单，将串行数据变成并行数据，极大的降低了工作频率，提高了系统的可靠性，便于集成电路工艺的实现。

主权项

一种用于传输GFP数据帧的 16位并行自同步加扰解扰码器，包括加扰码器电路和解扰码器电路，其特征在于：所述加扰码器电路包括43个D触发器D0…D42和16个异或门，43个D触发器D0…D42和16个异或门按序间插串联，高16位的D触发器D42…D27的输出信号Q42…Q27与16位输入信号异或所得的值作为低16位D触发器D15…D0的输入信号，低16位D触发器D15…D0的输出信号构成了16位并行扰码序列；，16位并行扰码序列排序为15:0；第i位输入信号和D触发器D(i+27)的输出信号异或后的值作为D触发器D(i)的输入信号，i=0,1, …,15；所述解扰码器电路包括43个D触发器D0…D42和16个异或门，43个D触发器D0…D42和16个异或门按序间插串联，高16位的D触发器D42…D27的输出信号Q42…Q27与16位输入信号异或所得的值构成了16位并行解扰码序列；16位扰码序列排序为15:0；第i位输入信号和D触发器D(i+27)的输出信号异或后的值作为第i位的输出信号，i=0,1, …,15。