[发明专利]一种多相位时钟产生电路

摘要

一种多相位时钟产生电路，属于电子技术领域。由延时链、鉴相器、计数器和查找表模块组成。本发明采用鉴相器判断延时链延时是否等于参考时钟周期，并根据鉴相器的输出结果调节延时链各个延时单元的延时，以使得延时链延时等于参考时钟周期。同时在调节过程中，在N个延时单元中，k个延时单元延时小于理想值，N-k个延时单元延时大于理想值。N、k均为整数。通过设计查找表，将延时单元分为2×min[k,(N-k)]+1组，相邻组的延时单元控制码相差1，从而得到优化的线性度结果。本发明具有结构简单、可靠性高、具有低的微分非线性和积分非线性等优点。

主权项

一种多相位时钟产生电路，包括一个延时链、一个鉴相器、一个计数器和一个查找表模块；所述延时链由(N+1)个延时单元串联而成，其中第一延时单元的输入端作为整个延时链的输入端接固定频率的参考时钟clk；N个k位控制信号c[k:1]记为c[n×k:1]，n=1,2,…,N，N为自然数，其中第一个k位控制信号c1[k:1]控制第一延时单元，第二个k位控制信号c2[k:1]控制第二延时单元，第n个k位控制信号cn[k:1]控制第n延时单元，直至第N个k位控制信号cN[k:1]控制第N延时单元；前N个延时单元分别在相应k位控制信号cn[k:1]的控制下产生相应N个相同频率、不同相位的时钟a[1]～a[N]；第(N+1)个延时单元的控制信号为固定值，第N个延时单元的输出a[N]和第(N+1)个延时单元的输出a[N+1]以及固定频率的参考时钟clk分别输入到所述鉴相器不同的输入端口；所述鉴相器在第N个延时单元的输出a[N]和第(N+1)个延时单元的输出a[N+1]以及固定频率的参考时钟clk的共同作用下，输出一个表征第N个延时单元的输出a[N]和固定频率的参考时钟clk之间相位关系的2位信号p[1:0]：当clk上升沿滞后于a[N]和a[N+1]上升沿时，p[1:0]=11；当clk上升沿滞后于a[N]上升沿但超前于a[N+1]上升沿时，p[1:0]=10；当clk上升沿超前于a[N]和a[N+1]上升沿时，p[1:0]=00；所述计数器在p[1:0]和时钟信号clk的控制下，进行双向计数并输出计数结果cnt[m:1]，其中2m≥N×(2k‑1)>2m‑1；当p[1:0]=11时，计数器输出为上一周期输出值“加1”；当p[1:0]=00时，计数器输出为上一周期输出值“减1”；当p[1:0]=10时，计数器输出值不变；所述查找表模块在计数器输出cnt[m:1]作用下，产生N个k位控制信号c[k:0]记为cn[k]，n=1,2,…,N，N为自然数；当计数器输出cnt[m:1]为上一周期输出值“加1”时，控制信号c[N×k:1]控制延时链增加1个延时调整步进；当计数器输出cnt[m:1]为上一周期输出值“减1”时，控制信号c[N×k:1]控制延时链减少1个延时调整步进；当计数器输出cnt[m:1]为上一周期输出值“维持不变”时，控制信号c[N×k:1]控制延时链的延时输出亦维持不变；同时在N个延时单元中，r个延时单元延时小于理想值，N‑r个延时单元延时大于理想值，将延时单元分为2×min[r,(N‑r)]+1组，相邻组的延时单元的控制信号相差1。