[发明专利]数据写入方法及内存系统

摘要

本发明实施例提供一种数据写入方法及内存系统，该方法适用于至少包括内存控制器与内存设备的内存系统，该方法包括内存控制器接收高速缓存发送的变化信息，变化信息为高速缓存将最后一级缓存LLC的第一待写入高速缓存条Cache Line划分为至少一个数据块后，生成的指示各数据块上的数据是否发生变化的信息，内存控制器根据变化信息，对于数据发生变化的各变化数据块，向内存设备发送对应的列地址和数据，使内存设备对各变化数据块进行数据写入；对于数据未发生变化的数据块，不进行写入，从而实现对有效数据的快速写入，降低内存系统的能耗、提高内存系统的性能的目的。

主权项

一种数据写入方法，适用于至少包括内存控制器与内存设备的内存系统，其特征在于，包括：所述内存控制器接收高速缓存发送的变化信息，所述变化信息为所述高速缓存将最后一级缓存LLC的第一待写入高速缓存条Cache Line划分为至少一个数据块后，生成的指示各所述数据块上的数据是否发生变化的信息；所述内存控制器根据所述变化信息，对于所述变化信息指示的未发生数据变化的各非变化数据块，不向所述内存设备发送各所述非变化数据块对应的列地址和各所述非变化数据块对应的数据；对于所述变化信息指示的发生数据变化的各变化数据块，向所述内存设备发送各所述变化数据块对应的列地址和各所述变化数据块对应的数据；所述内存设备根据各所述变化数据块对应的列地址和各所述变化数据块对应的数据，对各所述变化数据块进行突发长度的数据写入，所述突发长度与所述至少一个数据块的数据块数量相等；所述对于所述变化信息指示的发生数据变化的各变化数据块，向所述内存设备发送各所述变化数据块对应的列地址和各所述变化数据块对应的数据，包括：若所述第一待写入Cache Line的所述变化数据块的数量小于所述突发长度，则将所述第一待写入Cache Line的各变化数据块，以及至少一个第二待写入Cache Line的变化数据块对应的列地址与数据发送至所述内存设备，所述至少一个第二待写入Cache Line的变化数据块与所述第一待写入Cache Line的变化数据块的数量之和小于等于所述突发长度；所述内存设备根据各所述变化数据块对应的列地址和各所述变化数据块对应的数据，对各所述变化数据块进行突发长度的数据写入，包括：所述内存设备根据所述第一待写入Cache Line的各列地址，以及所述至少一个第二待写入Cache Line的各列地址，对所述第一待写入Cache Line的各变化数据块，以及所述至少一个第二待写入Cache Line的各变化数据块，进行所述突发长度的数据写入，所述第二待写入Cache Line为所述LLC中除所述第一待写入Cache Line之外的待写入Cache Line。