[实用新型]一种高速时钟数据恢复系统的结构

摘要

本实用新型提供了一种高速时钟数据恢复系统的结构，其根据信号的特点使各模块工作在不同的时钟频率下，使得插值控制器，相位控制器的工作频率降低，大大减轻了负担，从而可以提高整个系统的工作频率。其包括相位探测器、上\下信号滤波器、插值控制器、相位控制器、相位选择器、相位插值器、锁相环，时钟CLKI分别连接上\下信号滤波器及其之前的模块，其特征在于：时钟CLKI的一端安装有二分频器电路，所述二分频器电路输出时钟CLKⅡ，时钟CLKⅡ的频率为时钟CLKI的频率的一半。

主权项

一种高速时钟数据恢复系统的结构，其包括相位探测器、上\下信号滤波器、插值控制器、相位控制器、相位选择器、相位插值器、锁相环，时钟CLKI分别连接上\下信号滤波器及其之前的模块，其特征在于：时钟CLKI的一端安装有二分频器电路，所述二分频器电路输出时钟CLKⅡ，时钟CLKⅡ的频率为时钟CLKI的频率的一半，时钟CLKⅡ分别连接所述上\下信号滤波器之后的所述插值控制器、相位控制器，所述上\下信号滤波器和所述插值控制器之间设置有逻辑模块，所述逻辑模块具体包括一个或逻辑门、两个D触发器，两个所述的D触发器顺次排列，其中第一个D触发器连接时钟CLKI、第二个D触发器连接时钟CLKⅡ，所述上\下信号滤波器的输出数据分别连接或逻辑门的输入端、第一个D触发器的输入端D，第一个D触发器的输出端Q连接所述或逻辑门的另一输出端，所述或逻辑门的输出端连接第二个D触发器的输入端D，第二个D触发器的输出端Q连接所述插值控制器的输入端。