[发明专利]半导体器件

摘要

本发明涉及半导体器件。在具有主表面的半导体衬底的内部，形成第一p‑外延区，在主表面侧形成第二p‑外延区，并且在主表面侧形成n型漂移区和p型主体区。在第一p‑外延区和第二p‑外延区之间形成n+掩埋区，以便将这两个外延区电隔离。在n+掩埋区和第二p‑外延区之间形成p+掩埋区，该p+掩埋区的p型杂质浓度高于第二p‑外延区的p型杂质浓度。p+掩埋区至少位于n型漂移区和p型本体区之间的结的正下方，以避开接触n型漂移区的漏极区的正下方的位置。

主权项

一种半导体器件，包括：半导体衬底，所示半导体衬底具有主表面；第一导电类型的第一区，所示第一区形成在所述半导体衬底中；所述第一导电类型的第二区，所述第二区形成在所述半导体衬底中的所述第一区的主表面侧；第二导电类型的第三区，所述第三区形成在所述半导体衬底中的所述第二区的主表面侧，并且与所述第二区构成p‑n结；所述第一导电类型的第四区，所述第四区形成在所述半导体衬底中的所述第二区的主表面侧，以便与所述第二区接触并且与所述第三区相邻，并且具有比所述第二区的第一导电类型杂质浓度高的第一导电类型杂质浓度；所述第二导电类型的第五区，所述第五区形成在所述半导体衬底中，在所述第一区和所述第二区之间，以便将所述第一区与所述第二区电隔离；所述第一导电类型的第六区，所述第六区形成在所述半导体衬底中，在所述第五区和所述第二区之间，并且具有比所述第二区的第一导电类型杂质浓度高的第一导电类型杂质浓度；以及漏极区，所述漏极区形成在所述主表面上方，以便接触所述第三区，并且具有比所述第三区的第二导电类型杂质浓度高的第二导电类型杂质浓度，其中，所述第六区至少位于所述第三区和所述第四区之间的结的正下方，以便避开所述漏极区的正下方的位置，其中，所述第六区不接触所述第四区的底表面。