[发明专利]基于查找表的近地通信中QC-LDPC并行编码方法

摘要

本发明涉及一种解决CCSDS近地通信系统中QC-LDPC码并行编码的方案，其特征在于，所述系统的QC-LDPC码的并行编码器主要由寄存器、查找表、2b位二输入异或门和b位二输入异或门四部分组成。本发明提供的QC-LDPC并行编码器，能充分利用FPGA逻辑资源中的查找表功能，在保持编码速度不变的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。

主权项

一种适合于CCSDS近地通信系统采用的QC‑LDPC码的并行编码器，QC‑LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵Gi，j构成的阵列，其中，a=14，t=16，b=511，c=t‑a=2，1≤i≤a，1≤j≤t，a=ux的一种分解方法是u=7，x=2，生成矩阵G对应码字(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s1,s2,…,s14)，第i段信息向量si=(si,1,si，2,…,si,b)，校验向量p被等分为c段，即p=(p1,p2)，其特征在于，所述编码器包括以下部件：寄存器R1～R16，寄存器R1～R14用于缓存信息向量s=(s1,s2,…,s14)，寄存器R15和R16用于计算和存储校验向量p=(p1,p2)；查找表L1和L2，分别并行输入u位信息比特构成的向量hm={smu‑u+1,k，smu‑u+2,k，…,smu，k}，并行输出2b位向量vm，其中，1≤m≤x，1≤k≤b；2b位二输入异或门B1，将向量v1和v2加在一起，得到向量v3；b位二输入异或门A1和A2，Al将向量v3的第l段连续b比特累加到寄存器Ra+l中，其中，1≤l≤c。