[发明专利]截短型高速TPC译码器的FPGA设计方法

摘要

本发明公开了一种截短型高速TPC译码器的FPGA设计方法，它是基于软输入软输出的Chase II迭代译码算法，该算法的基本思想是认为接收序列中可信值较低的位置出错概率比较大，根据每个码元的可信值，找到最不可靠信息的位置，产生试探序列，从中挑选与接收序列有最小欧氏距的码字即译码输出。设计中选取截短的扩展汉明码，采用并行处理多组数据的方法，优化搜索算法使得在较少迭代次数下较短时间内搜索出欧氏距最小的码字，具有实现复杂度低便于实现，处理信息速率高，能够灵活满足工程需求等优点。

主权项

截短型高速TPC译码器的FPGA设计方法，其特征在于包括步骤：①R(k)输入到TPC译码器进行并行数据预处理计算，产生可信序列和硬判决序列；R(k)为M组共N比特并行译码信息，为截短扩展汉明码的编码矩阵的行列结构，M为同时进行译码处理的信息个数；N为同时处理的译码信息的总比特数；②采用四输入排序网络与归并排序相结合的最小值查找FPGA实现方法，搜索译码信息矩阵每一行和每一列可信度最小的四个序列的位置；③根据可信度最小的四个序列的位置产生16个错误位置序列，并与第①步骤中产生的硬判决序列组成16个测试序列；④由产生的16个测试序列与伴随式计算，产生16个错误图样，错误图样与测试序列异或进行硬判决译码，生成硬判决待选码字；⑤计算由第④步骤产生的16个硬判决待选码字与输入序列R(k)的欧氏距，找到欧氏距最小的码字作为译码输出，3个次最小码字作为竞争码字；根据译码码字及竞争码字得到每行和每列信息的可信值，并由可信值产生外信息矩阵和用于下次迭代的译码输入信息矩阵；⑥每次迭代译码计算的过程都需要对外信息及输入数据进行缓存，缓存采用行列交叉存储的FPGA实现方法；完成截短型高速TPC译码器的FPGA设计。