[发明专利]外辐射源雷达宽带信道化接收系统及FPGA实现方法

摘要

本发明公开了外辐射源雷达的宽带信道化接收系统及FPGA实现，对接收的雷达宽带信号经功分滤波模块分为多路模拟信号，每路模拟信号AD转换后传入FPGA进行频点分选，在FPGA中通过下变频变换到基带，对基带信号依次经过多相结构的降速处理、信道化处理、FIFO串并转换处理、快速傅里叶变换，最终通过FPGA获得任意8个频点的输出信号。接收系统包括功分滤波模块，模数转换模块和FPGA频点分选模块。本发明将雷达回波信号分段化处理，分段的每一路模拟信号的信号分选过程采用相同处理。在FPGA频点分选不同的处理阶段，采用了不同的时钟频率。解决了传统外辐射源雷达接收系统实现宽带信号的同时多信号接收时设备量大、开发费用高的难题。降低了系统结构的复杂度和成本。

主权项

1.一种外辐射源雷达宽带信道化接收的FPGA实现方法，其特征在于：外辐射源雷达宽带信道化接收的FPGA实现步骤包括：步骤1：接收雷达天线回波，所接收的雷达天线回波为调频广播信号，带宽为20MHz；步骤2：采用功分滤波模块对接收到雷达天线回波频段按照带宽进行平均W等分，将接收到的20MHz带宽的模拟信号平均分成W路模拟带限信号并输出，其中每一路模拟带限信号的带宽为W为等分数；步骤3：模数转换变换，将每一路模拟信号变换为数字信号；步骤4：FPGA频点分选，利用FPGA频点分选模块分选并输出8个频点的信号，每2个频点信号的输出对应一路信号处理结果，2个频点信号的分选称为一组频率信号的分选，每一组频点信号分选过程相同，其中FPGA频点分选过程中一组频率信号分选过程包括：4.1准备多相滤波器系数：首先采用MATLAB产生第一级多相结构的分支滤波器的系数，即多相结构降速模块的分支滤波器的系数，降速模块分支滤波器系数长度均为L1，将其写入FPGA的ROM1中；接着，采用MATLAB产生第二级多相结构的分支滤波器的系数，即多相结构信道化模块的分支滤波器的系数，信道化模块分支滤波器系数长度均为L2，将其写入FPGA的ROM2中；4.2数字下变频变换：对经AD数字化后的中频信号进行数字下变频变换，采用FPGA集成的IP核生成NCO正交数控振荡器，使用NCO输出本振信号，通过本振信号和数字化后的中频信号相乘，得到固定基带I，Q两通道信号，I通道的信号为同相分量，Q通道的信号为正交分量；4.3多相结构降速处理：降速处理以时钟clk工作，时钟频率为f_clk，对下变频后的基带信号，按照多相结构，采用相数为D进行延时和抽取，D为正整数，并按照ROM1中对应的各个分支滤波器系数进行滤波，对多相滤波结构所有分支滤波器的输出按时钟对齐求和，并输出给下一级进行多相结构信道化处理，输出的基带信号I、Q的数据速率降低了D倍；4.4多相结构信道化处理：信道化处理以时钟clk2工作，时钟频率为f_clk2，对经过多相结构降速处理后的基带信号I、Q两个通道，继续采用多相结构，使用相数为M对I、Q两个通道的信号分别进行延时和抽取后，M是正整数，并按ROM2中对应的分支滤波器系数进行滤波，各形成M个分支的信道化输出，每个分支的信道化输出的数据输出频率为即M个分支各自在M个clk2时钟周期内，按时钟频率对齐，输出一个数据，并传入各自的FIFO分别进行数据的并串转换处理；4.5先入先出数据并转串处理(FIFO)：FIFO的写入和读出均以时钟clk2工作，将I、Q两个通道各自信道化后的M个分支，分别按照分支顺序：0到M-1，以时钟clk2写入各自的FIFO先入先出缓存中，并分别按照时钟clk2依次串行读出；4.6快速傅里叶变换(FFT)：FFT以时钟clk2工作，FIFO的两通道的串行化输出值，I通道作为FFT的实部输入数据流，Q通道作为FFT的虚部输入数据流；两个输入数据流按照时钟clk2，在M个时钟周期内，分别输入M个值，做完M点的复数傅里叶变换后，同时输出实部和虚部两通道变换的结果数据流；4.7信号分选：对快速傅里叶变换后的实部和虚部两通道输出数据流，每M个时钟内，两个通道数据流均有M个值，分选过程包括：4.7.1对每M个时钟内的M个值标号为0到M-1；4.7.2按照多相滤波原理的信道对应关系，选定M个分支中的2个频率点信号对应的2个分支号FZ1和FZ2，其中0≤FZ1≤M-1，0≤FZ2≤M-1；4.7.3每M个时钟内对I、Q两通道都选择第FZ1个值，I通道选出f₁频点信号的同相分量数据流，Q通道选出f₁频点信号的正交分量数据流，即选出f₁频点信号；4.7.4同时，每M个时钟内I、Q两通道都选择第FZ2个值，I通道选出f₂频点信号的同相分量数据流，Q通道选出f₂频点信号的正交分量数据流，即选出f₂频点信号，完成了两个频率点信号的分选；步骤5：对功分滤波模块输出的W路模拟信号，每一路都操作步骤4分选出2个频点信号，W路模拟信号共分选出8个频点的信号。