[发明专利]维特比译码器、多路并行译码器和加比选处理方法

摘要

本发明提供一种维特比译码中的加比选处理方法，通过增加一倍的寄存器和加法器，将加法和比较运算分到两个时间周期中运算，可以有效降低延时。还提供一种加比选处理方法，通过增加一倍的寄存器和加法器，将加法和比较运算分到两个时间周期中运算外，还将加法运算拆成两部分，低位实现加法，高位进行进位，从而进一步降低延时。本发明还提供一种维特比译码器和多路并行译码器。

主权项

一种维特比译码器，包括：打孔模块、分支路径模块、路径度量存储模块和幸存路径存储模块，其特征在于，还包括：与所述分支路径模块、路径度量存储模块和幸存路径存储模块相连的加选延比单元，所述加选延比单元包括：多路加选延比子模块，其中，第i路加选延比子模块包括：第一加法器、第二加法器、与所述第一加法器和所述第二加法器相连的第一选择单元，与第一选择单元相连的第一寄存器；第三加法器、第四加法器，与第三加法器和第四加法器相连的第二选择单元，与第二选择单元相连的第二寄存器；以及，与所述第一寄存器和第二寄存器相连的比较器；其中，所述第一加法器将第一分支度量值和第一路径度量值求和得到第一求和值，并输出到所述第一选择单元；所述第二加法器将所述第一分支度量值和第二路径度量值求和得到第二求和值，并输出到所述第一选择单元；所述第一选择单元从所述第一求和值和第二求和值中选择一个值作为第一寄存值寄存到第一寄存器，所述第一寄存器输出所述第一寄存值到所述比较器；所述第三加法器将第二分支度量值和第三路径度量值求和得到第三求和值，并输出到所述第二选择单元；所述第二加法器将所述第二分支度量值和第四路径度量值求和得到第四求和值，并输出到所述第二选择单元；所述第二选择单元从所述第三求和值和第四求和值中选择一个值作为第二寄存值寄存到所述第二寄存器，所述第二寄存器输出该第二寄存值到所述比较器；所述比较器比较所述第一寄存值和第二寄存值，输出判决结果。