[发明专利]一种卫星综合基带设备的通用伪码同步系统

摘要

一种卫星综合基带设备的通用伪码同步系统，它包含：数字下变频模块(10)、跟踪相关模块(20)、捕获预处理模块(30)、捕获相关模块(40)、捕获管理模块(50)和跟踪控制模块(60)6个部分，按照预定的流程完成对卫星测试过程中遥控或测距数据的伪码捕获、载波跟踪、伪码跟踪和位同步功能；所述的6个部分都在现场可编程门阵列即FPGA中实现。本发明能够根据实际卫星的测试需求灵活配置捕获模块的参数，实现各种类型的遥控信号或测距信号伪码的快速捕获和跟踪，它在卫星综合基带测试技术领域里具有较好的实用价值和广阔地应用前景。

主权项

一种卫星综合基带设备的通用伪码同步系统，其特征在于：它包含：数字下变频模块(10)、跟踪相关模块(20)、捕获预处理模块(30)、捕获相关模块(40)、捕获管理模块(50)和跟踪控制模块(60)6个部分，按照预定的流程完成对卫星测试过程中遥控或测距数据的伪码捕获、载波跟踪、伪码跟踪和位同步功能；所述的6个部分都在现场可编程门阵列即FPGA中实现；输入信号经过数字下变频模块(10)后得到的数字基带信号分别进入跟踪相关模块(20)和捕获预处理模块(30)；捕获预处理模块(30)对该数字基带信号或者由跟踪相关模块(20)输入的本地伪码信号进行积分累积和缓存后，以数据块的形式将缓存数据流水输入到捕获相关模块(40)进行FFT相关计算，计算得到的相关信息输入捕获管理模块(50)，捕获管理模块(50)在捕获过程中不断地调整数字下变频模块(10)中的本地载波多普勒补偿频率值和跟踪相关模块(20)中的本地伪码多普勒补偿频率值，同时根据由捕获预处理模块(30)输出的数字基带信号计算得到的自动门限来分析捕获相关模块(40)输入的相关运算结果，当检测到有效相关峰，即相关运算结果中绝对值最大的值超过自动门限值时，捕获管理模块(50)在合适的时间将复位信号输出到跟踪相关模块(20)，以复位本地伪码并开始跟踪过程；跟踪相关模块(20)计算数字基带信号与本地伪码的相关值，并将三路同相相关值和一路中相相关值输入到跟踪控制模块(60)，同时将三路同相相关值输入到捕获管理模块(50)以判断跟踪过程是否失锁；跟踪控制模块(60)根据跟踪相关模块(20)输入的相关值计算得到环路跟踪控制数据量分别输入到数字下变频模块(10)和跟踪相关模块(20)；所述的数字下变频模块(10)将接收中频数字信号下变频到基带，它包括以下子模块：同相支路乘法器(11)、本地载波数控振荡器即本地载波NCO(12)、正交支路乘法器(13)、载波跟踪环路加法器(14)和FIR低通滤波器(15)；其间关系是：接收中频数字信号与本地载波NCO(12)生成的同相本地载波经过同相支路乘法器(11)相乘得到同相支路信号，与本地载波NCO(12)生成的正交本地载波经过正交支路乘法器(13)相乘得到正交支路信号，低通滤波器(15)得到由同相支路信号与正交支路信号组成的复数信号，将接收数字信号的频谱由中频降到基带，本地载波NCO(12)输出本地载波的频率通过捕获管理模块(50)输入的本地载波多普勒补偿值与跟踪控制模块(60)输入的载波跟踪控制量之和即载波跟踪环加法器(14)调节；该同相支路乘法器(11)和正交支路乘法器(13)都是实数定点乘法器，由FPGA中的IP核实现；该本地载波NCO(12)是使用直接数字频率合成算法实现，负责 产生与接收信号标称载波频率相同的同相与正交两路本地载波，同相本地载波较正交本地载波相位超前90°，本地载波的频率值根据接收中频数字信号的载波频率进行配置；该载波跟踪环路加法器(14)是实数定点加法器，由FPGA中的IP核实现；该低通滤波器(15)由有限冲激响应滤波器即FIR滤波器实现，阶数固定，系数根据输入中频信号的频率值进行配置；所述的跟踪相关模块(20)生成本地伪码并计算本地伪码与低通滤波器(15)输出的基带复数信号的相关值用作环路跟踪与同步检测，它包括以下子模块：相关器(21)、本地伪码发生器(22)、相关数控振荡器即相关NCO(23)、伪码跟踪环路加法器(24)和本地伪码数控振荡器即本地伪码NCO(25)；其间关系是：基带复数信号与本地伪码发生器(22)生成的三路本地伪码输入到相关器(21)，计算得到的三路同相复数相关值和一路中相复数相关值输出到跟踪控制模块(60)；相关NCO(23)生成相关脉冲输出到相关器(21)，相关脉冲频率通过跟踪控制模块(60)输出的位同步环路控制量进行调节；本地伪码NCO(25)生成2倍速率本地伪码脉冲输出到本地伪码发生器(22)和捕获预处理模块(30)，本地伪码脉冲频率通过跟踪控制模块(60)输出的伪码跟踪环路控制量和捕获管理模块(50)输出的本地伪码多普勒频率补偿值之和即伪码跟踪环路加法器(24)进行调节；当相关NCO(23)生成的同相相关脉冲与数据边沿对齐并且载波跟踪环路和伪码跟踪环路锁定时，相关器(21)输出的同相相关值作为数据输出，相关NCO(23)生成的中相相关脉冲作为数据同步脉冲输出；该本地伪码发生器(22)生成超前、即时和滞后三路本地伪码，三者相位依序相差半个码片，伪码的类型即m序列和GOLD序列、初始多项式、生成多项式与截短长度配置；该相关器(21)在相关NCO(23)生成的相关脉冲的同步下计算基带复数信号与三路本地伪码的同相相关值，以及基带复数信号与即时本地伪码的中相相关值，同相积分区间与中相积分区间的相位相差180°；相关值是在一定的积分区间内，将输入信号与本地伪码数据相乘再进行累加得到的；该相关NCO(23)生成的相关脉冲周期配置为遥控信号数据周期的整数倍分之一，它是使用直接数字频率合成算法实现；该本地伪码NCO(25)输出频率是伪码速率的2倍的伪码脉冲，伪码脉冲周期根据输入信号的伪码速率进行配置，它是使用直接数字频率合成算法实现；该伪码跟踪环路加法器(14)是实数定点加法器，由FPGA中的IP核实现；所述的捕获预处理模块(30)包括积分清零单元(31)和数据缓存单元(32)；其间关系是：积分清零单元(31)对所述的基带复数信号进行能量累加，能量累加区间由所述的伪码脉冲同步，使每个伪码码片获得平均两个采样点的数据；数据缓存单元(32)选择积分清零单元(31)输出的数据或本地伪码发生器(22)输出的同相即时伪码数据进行缓存，由所述的伪码脉冲同步，缓存深度为一个FFT计算长度，达到缓存深度后将一个FFT计算长度的数 据段流水输入到FFT单元(48)；数据缓存单元(32)是由FPGA中的IP核实现的FIFO，深度为最大FFT计算长度即8192点；所述的捕获相关模块(40)将主辅两路本地伪码段先后与捕获预处理模块(30)输入的数据段进行相关计算；主路本地伪码段起点是本地伪码发生器(22)复位后输出的第一个码片；辅路本地伪码段起点是主路本地伪码段的中点，两路本地伪码段长度均为一个FFT计算长度；它包括以下子模块：多路选择单元(41)、主路RAM(42)、多路选择单元(43)、辅路RAM(44)、初始化叠加单元(45)、复数乘法器(46)、IFFT单元(47)、FFT单元(48)、暂存RAM(49)、多路选择单元(410)和调序RAM(411)；其间关系是：捕获预处理模块(30)输出的数据块输入FFT单元(48)，计算得到的结果分别输入初始化累加单元(45)、暂存RAM(49)和多路选择单元(410)；进入初始化累加单元(45)的信号通过多路选择单元(41)进入主路RAM(42)或辅路RAM(44)；主路RAM(42)和辅路RAM(44)输出的数据通过多路选择单元(43)二选一后进入复数乘法器(46)；由于同一个输入数据段需要先后与主辅两路本地伪码段进行相关计算，因此需要将一次FFT计算结果输入暂存RAM(49)，暂存RAM(49)与FFT单元(48)的输出信号经过多路选择单元(410)二选一后进入复数乘法器(46)；复数乘法器(46)输出的结果通过调序RAM(411)和IFFT单元(47)后输出到捕获管理模块(50)；该主路RAM(42)、辅路RAM(44)、暂存RAM(49)和调序RAM(411)由FPGA的IP核实现，深度为系统可配置的最大FFT计算长度即8192；该FFT单元(48)和IFFT单元(47)利用FPGA中的IP核实现，计算长度为8192点，根据输入伪码码长的将其在配置为小于等于8192点的2的幂；该复数乘法器(46)是复数定点乘法器，由FPGA中的IP核实现；所述的捕获管理模块(50)通过分析由捕获相关模块(40)输入的主辅两路相关值和由跟踪相关模块(20)输入的三路相关信号绝对值的大小来控制系统捕获和跟踪状态的转换，它包括以下子模块：相关峰检测单元(51)、同步检测单元(52)、自动门限单元(53)、状态控制单元(54)和频率补偿控制单元(55)；其间关系是：相关峰检测单元(51)对捕获相关模块(40)输出的两路相关峰值进行分析验证并对本地伪码复位；同步检测单元(52)在跟踪状态下实时监测所述的三路相关值的绝对值的大小，以判断当前环路是否失锁；自动门限单元(53)根据输入信号与噪声的功率以恒定虚警概率准则设置捕获相关峰门限输出给相关峰检测单元(51)，并根据相关NCO单元(23)确定的相关区间大小与FFT计算长度之间的比例关系设置跟踪相关峰门限输出给同步检测单元(52)；状态控制单元(54)根据相关峰检测单元(51)输出的捕获相关峰检测结果和同步检测单元(52)输出的跟踪相关峰检测结果 控制系统的工作状态；频率补偿控制单元(55)在捕获状态下输出本地载波多普勒频率补偿与码多普勒频率补偿，每个码周期补偿值更新一次，当捕获状态结束后停止更新，本地载波多普勒频率补偿与码多普勒频率补偿的更新步进值可以配置；所述的跟踪控制模块(60)通过由跟踪相关模块(20)输入的三路相关值得到跟踪环路误差值并计算出控制量输出给NCO，它包括以下子模块：载波鉴频/鉴相单元(61)、载波跟踪环路滤波器(62)、数据位鉴相单元(63)、位同步环路滤波器(64)、伪码跟踪环路滤波器(65)和伪码鉴相单元(66)；其间关系是：载波鉴频/鉴相单元(61)根据三路相关器(21)输出的提前和滞后两路相关数据得到输入信号载波与本地载波之间的频率与相位误差值，通过载波跟踪环路滤波器(62)后得到载波跟踪环路控制量，与频率补偿控制单元(55)输出的本地载波多普勒频率补偿值经过载波跟踪环路加法器(14)相加后调整本地载波NCO(12)的频率输出；伪码鉴相单元(66)根据三路相关器(21)输出的即时相关数据得到输入信号伪码与本地伪码之间的相位误差值，通过伪码跟踪环路滤波器(65)得到伪码跟踪环控制量，与频率补偿控制单元(55)输出的本地伪码多普勒频率补偿值经过伪码跟踪环路加法器(24)相加后控制本地伪码NCO(25)的频率输出；数据位鉴相单元(63)根据三路相关器(21)输出的同相与中相相关数据得到本地相关同步脉冲与数据沿之间的相位误差值，通过位同步环路滤波器(54)后得到位同步跟踪环控制量以调整相关NCO(23)输出的相关同步脉冲的相位；跟踪控制模块(60)在系统处于捕获状态时被禁止，输出的载波跟踪环控制量、伪码跟踪环控制量和位同步跟踪环控制量均为0；在系统处于跟踪状态时开始工作；载波跟踪环路滤波器(62)采用二阶FLL辅助三阶PLL滤波器结构，εf和εp分别是接收信号载波与本地载波的频差和相差，εf一路经过增益单元(68)、由后向累加器(610)、延时单元(611)、前向累加器(612)和增益(613)组成的积分单元后与另一路经过增益单元(68)相加即累加器(614)，相加后的结果需要再经过一级由后向累加器(615)、延时单元(616)、前向累加器(617)和增益单元(618)组成的积分单元；εp一路经过增益单元(69)、由后向累加器(610)、延时单元(611)、前向累加器(612)和增益(613)组成的积分单元后与第二路经过增益单元(621)相加即累加器(614)，相加后的结果经过由后向累加器(615)、延时单元(616)、前向累加器(617)和增益单元(618)组成的积分单元后与第三路经过增益单元(622)相加即累加器(619)；累加器(619)得到的结果是由εf得到的相位控制量与由εp得到的相位控制量之和，最后再经过一级增益补偿单元(620)得到实际的载波跟踪环路控制量，增益 值Cf1、Cf2、Cp1、Cp2、Cp3根据环路噪声带宽进行配置；伪码跟踪环路滤波器(65)采用二阶PLL滤波器结构，εd是接收信号与本地伪码的相差，εd一路经过增益单元(623)、由后向累加器(624)、延时单元(625)、前向累加器(626)和增益单元(627)组成的积分单元后与另一路经过增益单元(630)相加即累加器(628)，最后再经过一级增益补偿单元(629)得到实际的伪码跟踪环路控制量；增益值Cd1、Cd2根据环路噪声带宽进行配置，位同步跟踪环路滤波器(64)与伪码跟踪环路滤波器(65)的结构与参数一致。