[实用新型]一种基于SRAM的FPGA的LUT测试结构

摘要

一种基于SRAM的FPGA的LUT测试结构，它由多条并行的测试链构成，测试链由串联在一起的局部链构成，每一级局部链又由一个测试图形生成器TPG和一个被测电路CUT组成。每条测试链中，第一级局部链的时钟信号由外部时钟提供，下一级局部链的时钟由上一级局部链输出提供，由此将各级局部链串联在一起直至最后一级输出至输入输出端口IOB输出；本实用新型能够在避免故障屏蔽现象的前提下，检测LUT中的单固定故障、错误单元读(写)故障、无单元读(写)故障以及附加单元读(写)故障，并能进行准确的故障定位。此外该实用新型还降低了测试配置次数，缩短了测试时间。它在LUT测试技术领域里具有较好的实用价值和广阔的应用前景。

主权项

一种基于SRAM的FPGA的LUT测试结构，其特征在于：该测试结构由复数条并行的测试链构成，测试链由一级一级串联在一起的局部链构成，每一级局部链又由一个测试图形生成器TPG和一个被测电路CUT组成；每条测试链中，第一级局部链的时钟信号由外部时钟提供，下一级局部链的时钟由上一级局部链输出提供，由此将各级局部链串联在一起直至最后一级输出至输入输出端口IOB输出；局部链内部，测试图形生成器TPG产生地址信号，并传输给被测电路CUT，被测电路CUT读取数据输出至下一级局部链时钟，测试链数不大于可用的输入输出端口IOB数；设查找表LUT输入数目为n，所述测试图形生成器TPG是：由n个查找表LUT和n个触发器连接而成；每个查找表LUT与一个触发器串联连接在一起，n个触发器的输出一方面反馈回每个查找表LUT作为地址输入，另一方面也同时传输给被测电路CUT；测试图形生成器TPG能产生0至2n‑‑1的地址信号，并通过对自身的查找表LUT配置数据的读取进行自检测；测试图形生成器TPG的时钟信号为同步时钟信号，该查找表LUT和触发器都是FPGA内部资源；所述被测电路CUT是：由几个具有相同配置的逻辑单元LE构成，每个逻辑单元LE包括一个被测查找表LUT和一个用于锁存数据的D触发器；测试图形生成器TPG的输出直接与第一个逻辑单元LE相连，并作为逻辑单元LE内部查找表LUT的地址；其余的逻辑单元LE由上一个逻辑单元LE的输出作为其内部查找表LUT输入的最低有效位与测试图形生成器TPG输出的高n‑1位共同构成其内部查找表LUT的地址；各逻辑单元LE的时钟信号为同步时钟信号；该被测查找表LUT和D触发器都是FPGA内部资源。