[发明专利]一种FPGA六长线及其斜向互连开关的测试方法

摘要

本发明公开了一种配置次数尽可能少的基于Virtex架构的FPGA六长线及其斜向互连开关的测试方法，该方法以移位寄存器链模式测试FPGA电路的六长线，可以测试6根为一组的同方向的六长线的任意2根信号之间的桥接故障；总计采用八次配置，故障定位即可精确到具体的唯一确定的CLB对应的斜向开关或六长线。通过Blockram的初始配置，简化了测试流程，便于用户操作；故障定位准确，采用八次配置，故障定位即可精确到具体的唯一确定的CLB对应的斜向开关或六长线；测试覆盖率高，除六长线及其斜向开关之外还100％覆盖了中部六长线与单长线之间的连接开关。

主权项

一种FPGA六长线及其斜向互连开关的测试方法，其特征是：八次配置完成基于Virtex架构的FPGA六长线及其斜向开关的测试，第一次配置包括如下步骤：11)由西侧顶部的两个Blockram以只读模式，依地址计数器的结果输出6根DO信号，连入第一组CLB中；12)第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号分别经由第一组CLB对应的OMUX输出；初始的第一组CLB为FPGA第一行第一列的CLB；13)第一组CLB输出的6根信号经OMUX连入垂直南部六长线，并在第一组CLB南方间隔三行处的同列CLB的布线开关中，经垂直中部六长线转向水平东部六长线，垂直中部与水平东部六长线间的斜向开关选通；14)在第一组CLB东南方间隔三行三列处的CLB的布线开关中，经水平中部六长线转向垂直北部六长线，水平中部与垂直北部六长线间的斜向开关选通；15)在第一组CLB东侧间隔三列处的CLB的布线开关中，经垂直中部六长线转向水平西部六长线，垂直中部转向水平西部六长线间的斜向开关选通；16)最终，6根信号经水平六长线由第一组CLB东侧间隔三列处的CLB的布线开关返回第一组CLB的布线开关；然后选通水平中部六长线与南部单长线之间的联通开关，信号进入第一组CLB南方间隔一行处的CLB中；17)在第一组CLB南方间隔一行处的CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号的第二级分别经由所述第一组CLB南方间隔一行处的CLB对应的OMUX输出；18)将所述第一组CLB南方间隔一行处的CLB视为第一组CLB，然后按照步骤12)～17)循环进行直至第一列结束，然后转入下一列，列与列之间采用蛇形通路进行；19)将Blockram的初始值需要按如下要求进行设定，确保在地址连续递增的情况下，6根传输信号波形一致，但相邻信号之间间隔一个时钟周期，且这6根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；步骤13)中所述垂直南部六长线是指：为某一CLB对应的布线开关中的6组六长线之一组，其余五组分别为：垂直中部六长线、垂直北部六长线、水平东部六长线、水平中部六长线、水平西部六长线；步骤15)中列与列之间的连接方式为首尾相接，其蛇形测试通路按顺序覆盖所有CLB的六长线及其斜向开关，除用作六长线驱动的CLB外；第二次配置包括如下步骤：21)由西侧顶部的两个Blockram以只读模式，依地址计数器的结果输出6根DO信号，连入第一组CLB中；22)第一组CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号分别经由第一组CLB对应的OMUX输出；初始的第一组CLB为FPGA第一行第一列的CLB；23)第一组CLB输出的6根信号经OMUX连入水平东部六长线，并在第一组CLB东方间隔三列处的同行CLB的布线开关中，经水平中部六长线转向垂直南部六长线，水平中部与垂直南部六长线间的斜向开关选通；24)在第一组CLB东南方间隔三行三列处的CLB的布线开关中，经垂直中部六长线转向水平西部六长线，垂直中部与水平西部六长线间的斜向开关选通；25)在第一组CLB南侧间隔三行处的CLB的布线开关中，经水平中部六长线转向垂直北部六长线，水平中部转向垂直北部六长线间的斜向开关选通；26)最终，6根信号经垂直六长线由第一组CLB南侧间隔三行处的CLB的布线开关返回第一组CLB的布线开关；然后选通垂直中部六长线与东部单长线之间的联通开关，信号进入第一组CLB东方间隔一列处的CLB中；27)在第一组CLB东方间隔一列处的CLB中，序号为奇数的DO信号连入触发器，序号为偶数的连入组合逻辑，最终6根信号的第二级分别经由所述第一组CLB东方间隔一列处的CLB对应的OMUX输出；28)将所述第一组CLB东方间隔一列处的CLB视为第一组CLB，然后按照步骤22)～27)循环进行直至第一行结束，然后转入下一行，行与行之间采用蛇形通路进行；29)将Blockram的初始值需要按如下要求进行设定，确保在地址连续递增的情况下，6根传输信号波形一致，但相邻信号之间间隔一个时钟周期，且这6根信号之中任何两根之间均依次出现{00、01、11、10}四种关系；第三次配置，将第一次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为西侧底部，其余步骤依照第一次配置，其中六长线的接力连接顺序由原点、南部、东南、东部、原点，改为原点、北部、东北、东部、原点；第四次配置，将第一次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为东侧底部，其余步骤依照第一次配置，其中六长线的接力连接顺序由原点、南部、东南、东部、原点，改为原点、北部、西北、西部、原点；第五次配置，将第一次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为东侧顶部，其余步骤依照第一次配置，其中六长线的接力连接顺序由原点、南部、东南、东部、原点，改为原点、南部、西南、西部、原点；第六次配置，将第二次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为西侧底部，其余步骤依照第二次配置，其中六长线的接力连接顺序由原点、东部、东南、南部、原点，改为原点、东部、东北、北部、原点；第七次配置，将第二次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为东侧底部，其余步骤依照第二次配置，其中六长线的接力连接顺序由原点、东部、东南、南部、原点，改为原点、西部、西北、北部、原点；第八次配置，将第二次配置中的CLB初始位置定义由FPGA阵列的西侧顶部改为东侧顶部，其余步骤依照第二次配置，其中六长线的接力连接顺序由原点、东部、东南、南部、原点，改为原点、西部、西南、南部、原点。