[发明专利]采用复杂可编程逻辑器件扩展数字信号处理器端口的方法有效
| 申请号： | 201110076912.3 | 申请日： | 2011-03-29 |
| 公开（公告）号： | CN102722143A | 公开（公告）日： | 2012-10-10 |
| 发明（设计）人： | 付俊峰;苟文辉;徐性怡 | 申请（专利权）人： | 上海大郡动力控制技术有限公司 |
| 主分类号： | G05B19/418 | 分类号： | G05B19/418 |
| 代理公司： | 上海天协和诚知识产权代理事务所 31216 | 代理人： | 李彦 |
| 地址： | 201114 上海市*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明涉及用于电数字数据处理的信息或其它信号在存贮器、输入/输出设备或者中央处理机之间的互连或传送领域，具体为一种采用复杂可编程逻辑器件扩展数字信号处理器端口的方法。一种采用复杂可编程逻辑器件扩展数字信号处理器端口的方法，按如下步骤依次进行：a.使用数字信号处理器(1)的时钟输出信号作为同步时钟；b.使用复杂可编程逻辑器件(2)同步时钟的上升沿去触发数字信号处理器(1)地址信号；h.地址锁存器(12)将地址信号输入数字信号处理器(1)，数据锁存器(14)将数据信号输入数字信号处理器(1)。本发明扩展了数字信号处理器的资源，降低成本。 | ||
| 搜索关键词： | 采用 复杂 可编程 逻辑 器件 扩展 数字信号 处理器 端口 方法 | ||
【主权项】：
一种采用复杂可编程逻辑器件扩展数字信号处理器端口的方法，采用复杂可编程逻辑器件分离控制器局域网总线控制器中的数据总线和地址总线，数字信号处理器(1)通过地址总线(11)和数据总线(13)分别连接地址锁存器(12)和数据锁存器(14)，地址锁存器(12)和数据锁存器(14)都通过复用总线(31)连接控制器局域网总线控制器(3)，其特征是：复用总线(31)上还串联有复杂可编程逻辑器件(2)，按如下步骤依次进行：a. 使用数字信号处理器(1)的时钟输出信号来作为同步时钟；b. 使用复杂可编程逻辑器件(2)同步时钟的上升沿去触发数字信号处理器(1)地址信号；c. 复杂可编程逻辑器件(2)接收到地址信号高八位为FF时先将地址触发信号拉高，同时把数字信号处理器(1)的地址信号存入复杂可编程逻辑器件(2)的缓冲区中；d. 在同周期的时钟下降沿将复杂可编程逻辑器件(2)的缓冲区中的地址信号传输到控制器局域网总线控制器(3)的复用总线(31)上；e. 当复杂可编程逻辑器件(2)上升沿触发到数字信号处理器(1)地址信号的高八位是F0时，就将地址触发信号拉低，这时控制器局域网总线控制器(3)的复用总线(31)仍然输入缓冲区中的地址信号，以使地址触发信号的下降沿就有效地触发数字信号处理器(1)发出的地址信号；f. 在同周期的时钟的下降沿，把控制器局域网总线控制器(3)的复用总线(31)设置为高阻态，以释放总线；g. 在复杂可编程逻辑器件(2)将地址触发信号拉低后一个时钟周期的上升沿，将数字信号处理器(1)的读信号或写信号传递给控制器局域网总线控制器(3)；h. 如果是读信号，在对应的下降沿时将控制器局域网总线控制器(3)的复用总线(31)数据传递经数据缓冲区给数据锁存器(12)，如果是写信号，在对应下降沿将数据锁存器(12)信息经数据缓冲区传递给复用总线(31)；i. 在复杂可编程逻辑器件(2)于时钟周期的上升沿检测到数字信号处理器(1)读写周期结束，取消对控制器局域网总线控制器(3)的读写指令，清除数据缓冲区，释放控制器局域网总线控制器(3)的复用总线(31)。
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