[实用新型]一种实时FPGA验证系统无效
| 申请号： | 201020143302.1 | 申请日： | 2010-03-23 |
| 公开（公告）号： | CN201638219U | 公开（公告）日： | 2010-11-17 |
| 发明（设计）人： | 饶清文;李芳芳;石学锦;冷金喜 | 申请（专利权）人： | 比亚迪股份有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 518118 广东省深*** | 国省代码： | 广东;44 |
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| 摘要： | 本实用新型提供了一种实时FPGA验证系统，该系统包括：母板、FPGA板、子板，母板上时钟模块、复位电路模块、存储模块、JTAG接口模块输入端分别与电源管理模块连接，输出端分别与第一高速接口连接，电源管理模块还直接与第一高速接口连接；FPGA板上FPGA芯片输入端与第二高速接口连接、输出端与第三高速接口连接，降噪处理模块输入端与第二高速接口连接、输出端与FPGA芯片连接；子板上外设子板应用电路模块与第四高速接口连接；FPGA板上第二高速接口用于与母板上第一高速接口连接；子板上第四高速接口用于与FPGA板上第三高速接口连接。本实用新型解决了实时FPGA验证系统调试过程中由于电源供电不稳定而烧坏FPGA芯片的技术问题。 | ||
| 搜索关键词： | 一种 实时 fpga 验证 系统 | ||
【主权项】：
一种实时FPGA验证系统，其特征在于：包括：母板、FPGA板、子板；母板包括：电源管理模块、时钟模块、复位电路模块、存储模块、JTAG接口模块、第一高速接口；时钟模块、复位电路模块、存储模块、JTAG接口模块输入端分别与电源管理模块连接，输出端分别与第一高速接口连接；电源管理模块还直接与第一高速接口连接；FPGA板包括：FPGA芯片、降噪处理模块、第二高速接口、第三高速接口；FPGA芯片输入端与第二高速接口连接、输出端与第三高速接口连接；降噪处理模块输入端与第二高速接口连接、输出端与FPGA芯片连接；子板包括：第四高速接口、外设子板应用电路模块；外设子板应用电路模块与第四高速接口连接；第二高速接口用于与第一高速接口连接；第四高速接口用于与第三高速接口连接。
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