[发明专利]一种实现位抽取的并行设计电路无效
| 申请号： | 201010573374.4 | 申请日： | 2010-12-03 |
| 公开（公告）号： | CN102486760A | 公开（公告）日： | 2012-06-06 |
| 发明（设计）人： | 左耀华 | 申请（专利权）人： | 上海华虹集成电路有限责任公司 |
| 主分类号： | G06F13/40 | 分类号： | G06F13/40 |
| 代理公司： | 上海东创专利代理事务所(普通合伙) 31245 | 代理人： | 曹立维 |
| 地址： | 201203 上海*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明提供一种实现位抽取的并行设计电路，包含延迟单元、重组单元、判断单元、抽取单元以及累加单元。延迟单元对输入数据进行延迟，重组单元对经过时钟周期延迟的数据进行重组并输出判断对象和参考对象。判断单元对重组单元输出的数据进行判断，哪些位需要被抽取，并输出判断结果到抽取单元。抽取单元进行位抽取操作，并把当前抽取的位的个数输出到累加单元，把位抽取后的结果作为整个电路的运行结果输出。累加单元对被抽取的位的个数进行累加，并将结果输出到重组单元输入端。通过本发明内容，与传统电路的设计及位抽取操作相比，能大大地降低电路中的功耗。 | ||
| 搜索关键词： | 一种 实现 抽取 并行 设计 电路 | ||
【主权项】：
一种实现位抽取的并行设计电路，其特征在于该电路包含延迟单元、重组单元、判断单元、抽取单元以及累加单元。
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