[发明专利]半导体存储器件无效
| 申请号： | 201010211925.2 | 申请日： | 2006-09-30 |
| 公开（公告）号： | CN101908372A | 公开（公告）日： | 2010-12-08 |
| 发明（设计）人： | 山冈雅直;河原尊之 | 申请（专利权）人： | 瑞萨电子株式会社 |
| 主分类号： | G11C11/412 | 分类号： | G11C11/412;G11C11/413 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华;孟祥海 |
| 地址： | 日本神*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明提供一种半导体存储器件，在使用了小型化的晶体管的低功耗SRAM中，通过降低从漏电极流向衬底电极的漏电流和亚阈值漏电流，降低LSI电路整体的功耗，并且提高存储器单元的写入读出时的动作稳定性。并且，提供一种抑制因增加晶体管数量等造成的存储器单元的增加，抑制芯片面积的增大的技术。在使用具有BOX层的SOI或FD-SOI晶体管而构成的SRAM存储器单元中，通过控制驱动晶体管的BOX层下的阱电位，控制晶体管的阈值电压，使电流增加，从而能够实现存储器单元的稳定动作。 | ||
| 搜索关键词： | 半导体 存储 器件 | ||
【主权项】：
一种半导体存储器件，作为存储器单元阵列发挥作用，包含多个晶体管而构成的静态式存储器单元排列在列方向和行方向上，其特征在于，包括：多条用于对上述存储器单元进行存取的位线；第一阱层，在与上述多条位线中的一条连接的构成多个存储器单元的同一列内形成的各个晶体管为共同设置；以及第二阱层，在与上述多条位线中的其他线连接的构成多个存储器单元的同一列内形成的各个晶体管为共同设置，其中，上述第一阱层的电位被控制为与上述第二阱层的电位不同的电位。
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