[实用新型]可配置串行通信装置无效

专利信息
申请号: 200920251326.6 申请日: 2009-12-04
公开(公告)号: CN201556201U 公开(公告)日: 2010-08-18
发明(设计)人: 张鹏泉;范玉进;谢建庭;曹晓冬;赵维兵;宋光伟;李柬;苏红;孙光 申请(专利权)人: 天津光电通信技术有限公司
主分类号: G06F13/38 分类号: G06F13/38
代理公司: 天津中环专利商标代理有限公司 12105 代理人: 胡京生
地址: 300211*** 国省代码: 天津;12
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摘要: 实用新型涉及一种可配置串行通信装置,它包括可编辑逻辑器件,可编程逻辑器件的内部电路结构为控制器分别与总线控制电路、队列存储器、组解帧器、串并/并串转换电路连接,总线控制电路依次与队列存储器、组解帧器、串并/并串转换电路连接,晶体振荡器与可编程逻辑器件连接提供基准时钟;控制器包括4~16线译码器和16个D触发器组构成,译码器输出SD0~SD15和控制总线WR信号相与,与门电路AND1~与门电路AND15的3脚输出端分别控制触发器组D0~触发器组D15,其中每个D触发器组由8个并联的触发器构成,8个触发器的CP端连接在一起,并联接到每个与门电路N0的3脚输出端上。本实用新型的特点是:可配置工作方式、中断模式和数据组织类型,满足不同的串行通信需求;允许读写多个字节;电路简单;控制过程由软件实现,可以集成到其他系统中。
搜索关键词: 配置 串行 通信 装置
【主权项】:
一种可配置串行通信装置,包括可编程逻辑器件,其特征在于:所述可编程逻辑器件的内部电路结构为控制器分别与总线控制电路、队列存储器、组解帧器、串并/并串转换电路连接,总线控制电路依次与队列存储器、组解帧器、串并/并串转换电路连接,晶体振荡器与可编程逻辑器件连接提供基准时钟;所述控制器包括4~16线译码器和16个D触发器组构成,译码器输出SD0~SD15和控制总线WR信号相与,与门电路AND1~与门电路AND15的3脚输出端分别控制触发器组D0~触发器组D15,其中每个D触发器组由8个并联的触发器构成,8个触发器的CP端连接在一起,并连接到每个与门电路AND的3脚输出端上。
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