[发明专利]能够高速缓存读出操作的半导体存储器装置有效
| 申请号： | 200710004303.0 | 申请日： | 2007-01-22 |
| 公开（公告）号： | CN101004950A | 公开（公告）日： | 2007-07-25 |
| 发明（设计）人： | 柴田昇 | 申请（专利权）人： | 株式会社东芝 |
| 主分类号： | G11C16/06 | 分类号： | G11C16/06;G11C16/10;G11C16/12;G11C16/26 |
| 代理公司： | 北京市中咨律师事务所 | 代理人： | 杨晓光;李峥 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 初级数据高速缓冲存储器(PDC)连接到共用信号线(COMi)，并且二级数据高速缓冲存储器(SDC)连接到I/O数据线(IO/IOn)。在二级数据高速缓冲存储器(SDC)中的数据被输出到I/O数据线的同时，共用信号线用于对标志单元(FC1和FC2)中的数据进行判别。这提高了高速缓存读出操作的速度。 | ||
| 搜索关键词： | 能够 高速缓存 读出 操作 半导体 存储器 装置 | ||
【主权项】：
1.一种半导体存储器装置，其特征在于包括：存储单元阵列，具有按行和列配置的多个存储单元，所述存储单元阵列具有连接到所述按列配置的多个存储单元的多个位线；n个连接到各自位线的数据存储电路，每个所述数据存储电路具有各存储1位数据的第一存储部分和第二存储部分，其中n是等于或大于2的自然数；共用互连，连接到所述n个第一存储部分；以及控制部分，其中所述n个数据存储电路中的k个存储第一逻辑数据，k＜n且不为0，所述n个数据存储电路中的n-k个存储第二逻辑数据，以及所述控制部分通过所述共用互连从存储所述第一逻辑数据的数据存储电路读出数据。
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