[发明专利]半导体集成电路及其设计方法无效
| 申请号： | 200610154004.0 | 申请日： | 2004-04-30 |
| 公开（公告）号： | CN1916921A | 公开（公告）日： | 2007-02-21 |
| 发明（设计）人： | 松村阳一;大桥贵子;藤村克也;伊藤千寻;谷口博树 | 申请（专利权）人： | 松下电器产业株式会社 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50;H01L21/82 |
| 代理公司： | 永新专利商标代理有限公司 | 代理人： | 王英 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明提供一种半导体集成电路，在该半导体集成电路中，即使存在制造可变性也不可能发生定时错误。包含于第一和第二时钟电路(11和12)中的逻辑单元(16和17)分别由统一尺寸的晶体管形成。即使存在制造可变性，第一时钟电路(11)的延迟时间t1和第二时钟电路(12)的延迟时间t2增加或减少相同的时间量。因此，在第二触发器(15)中不可能发生定时错误。包含于每个时钟单元中的逻辑单元可由具有均匀矩形形状的扩散区的晶体管形成。 | ||
| 搜索关键词： | 半导体 集成电路 及其 设计 方法 | ||
【主权项】：
1、一种用于设计与时钟信号同步操作的半导体集成电路的半导体集成电路设计方法，该方法包括步骤：为要输送给在半导体集成电路中包含的存储单元的每个时钟信号获取在规定服务寿命内的触发数目；基于获得的触发数目，为所述每个时钟信号获取在服务寿命届满时的延迟变化量；获取在要输送给第一存储单元的时钟信号和要输送给第二存储单元的时钟信号之间的延迟变化量的差值；在该第一和第二存储单元之间的定时限制中，将获取的差值设置为用于容纳由于随时间退化造成的延迟时间变化的设计余量；和根据该已经设置设计余量的定时限制，在用于给该第一和第二存储单元输送信号的电路上进行定时调整。
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