[发明专利]具有非易失性存储单元装置的集成半导体存储器及方法

摘要

在其所存储的信息由具有包括固态电解质的各个层的层堆栈的无电抗电阻的大小表示的集成半导体存储器中，出现以下问题，即尽管写入电压和擦除电压的大阈值(G1、G2)随着存储单元的不同而不同意味着存储单元可以被单独编程的事实，但在传统上，所述存储单元不能被单独擦除，即选择性地相对其他存储单元擦除。对此的原因是从电势(Verasemin)变化到电势(Verasemax)擦除电压的阈值(G1)的大带宽。本发明提出了一种半导体存储器和一种用于操作该半导体存储器的方法，其中所有位线和字线的同时偏压以及电势的特定选择允许单个存储单元选择性地相对其他存储单元来擦除。

主权项

1.一种具有非易失性存储单元(5)的装置(2)的集成半导体存储器(1)，—其中，装置(2)具有多个第一线(11)和第二线(12)，为了对存储单元(5)进行编程和擦除可以对该多个第一线(11)和第二线(12)进行电气偏压，—其中，每个存储单元(5)被连接到第一线(11)和第二线(12)并且具有层堆栈(8)，该层堆栈(8)具有固态电解质(6)并且被布置在存储单元(5)被连接到其的相应的第一线(11)和相应的第二线(12)之间，—其中，存储单元(5)中的层堆栈(8)具有如下形式，以致该层堆栈(8)的无电抗电阻(Ω)可以被改变了施加在相应的第一线(11)和相应的第二线(12)之间的电压(U)的电平，并假定第一值(R1)处于足够高的正电压而不同的、第二值(R2)处于足够高的负电压，—其中，该第一线(11)和该第二线(12)可以被如此激励，以致，为了选择性地相对存储单元装置(2)中的所有其他存储单元(5b、5c、5d)来选择性地擦除所选择的存储单元(5a)，该第一线(11)上的和该第二线(12)上的电势被如此分别改变，以致所选择的存储单元(5a)被连接到其的第一线(11a)选择性地相对所有其他第一线(11b)以第一电势(V1)进行偏压，并且所选择的存储单元(5a)被连接到其的第二线(12a)选择性地相对所有其他第二线(12b)以第二电势(V2)进行偏压，以及所有其他第一线(11b)以第三电势(V3)进行偏压且所有其他第二线(12b)以第四电势(V4)进行偏压，—其中，该第一电势(V1)和该第二电势(V2)之间的电势差大于擦除电压的极限值(Verasemax)，超过该擦除电压的极限值时，装置(2)中的任何存储单元(5)被可靠地擦除，以及—其中，该第三(V3)和第四(V4)电势是成比例的，以致在所选择的存储单元(5a)的选择性擦除期间，施加到其他存储单元(5b)的电压是如此低，以致其他存储单元(5b、5c、5d)中的擦除操作和编程操作被阻止。