[发明专利]半导体集成电路

摘要

本发明的课题是在CMOS结构的倒相电路中抑制起因于寄生晶体管的电流。如果在N阱区(102)的表面上形成由P型源区(103)、P型漏区(104)和栅电极(105)构成的PMOS晶体管和阱电位用N型高浓度杂质区(107)，而且，在P型半导体衬底(101)的表面上形成由N型源区(108)、N型漏区(109)和栅电极(110)构成的NMOS晶体管和衬底电位用P型高浓度杂质区(112)，则形成由双极型晶体管(Q1、Q2)和电阻(R1～R3)构成的寄生电路。在本发明中，通过在N阱区(112)中设置N型高浓度杂质区(114)和P型杂质区(115、116)，有意识地形成寄生晶体管(Q3)，由此，抑制在电源上升时各电源电位的关系为VCC＞VDD且VSS＜VEE时的电流产生。

主权项

1.一种半导体集成电路，其特征在于，具备：具有第1导电类型的阱区的第2导电类型的半导体衬底；第1场效应晶体管，具有形成在上述阱区的表面上且被连接到第1电源线上的第2导电类型的第1杂质区、形成在该阱区的表面上的第2导电类型的第2杂质区、以及隔着绝缘膜形成在被该第1、第2杂质区夹在中间的区域上的第1栅电极；第1导电类型的阱电位用高浓度杂质区，形成在上述阱区的表面上且被连接到第2电源线上；第2场效应晶体管，具有形成在上述半导体衬底的第2导电类型区域的表面上且被连接到第3电源线上的第1导电类型的第3杂质区、形成在该第2导电类型区域的表面上的第1导电类型的第4杂质区、以及隔着栅绝缘膜形成在被该第3、第4杂质区夹在中间的区域上的第2栅电极；第2导电类型的衬底电位用高浓度杂质区，形成在上述第2导电类型区域的表面上且被连接到第4电源线上；以及双极型晶体管，具有第1导电类型的基极和第2导电类型的集电极、发射极，该基极和该集电极被连接到上述阱电位用高浓度杂质区上且该发射极被连接到上述第1电源线上。