[发明专利]扫描可测试逻辑电路无效
| 申请号： | 200580026247.X | 申请日： | 2005-07-26 |
| 公开（公告）号： | CN1993625A | 公开（公告）日： | 2007-07-04 |
| 发明（设计）人： | F·J·特比斯特;A·M·G·彼得斯 | 申请（专利权）人： | 皇家飞利浦电子股份有限公司 |
| 主分类号： | G01R31/3185 | 分类号： | G01R31/3185 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 龚海军;梁永 |
| 地址： | 荷兰艾*** | 国省代码： | 荷兰;NL |
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| 摘要： | 逻辑电路，包含：至少第一组合逻辑电路42；具有数据输入d和数据输出q的第一数据锁存器44，所述数据输出q被连接到所述第一组合逻辑电路42的输入；第二可扫描数据锁存器43，具有连接到所述第一数据锁存器44的数据输入d的输出q；第三可扫描数据锁存器47，具有连接到所述第一组合逻辑电路42的输出的输入d，其中第二可扫描数据锁存器43适合于由第一时钟clk1驱动，第一数据锁存器44和第三可扫描数据锁存器47适合于由第二时钟clk2驱动，第一和第二时钟clk1和clk2是非重叠时钟信号。 | ||
| 搜索关键词： | 扫描 测试 逻辑电路 | ||
【主权项】：
1.逻辑电路，包含：-至少第一组合逻辑电路(42)，-具有数据输入(d)和数据输出(q)的第一数据锁存器(44)，所述数据输出(q)被连接到所述第一组合逻辑电路(42)的输入，-第二可扫描数据锁存器(43)，具有连接到所述第一数据锁存器(44)的数据输入(d)的输出(q)，以及-第三可扫描数据锁存器(47)，具有连接到所述第一组合逻辑电路(42)的输出的输入(d)，其中，第二可扫描数据锁存器(43)适合于由第一时钟(clk1)驱动，第一数据锁存器(44)和第三可扫描数据锁存器(47)适合于由第二时钟(clk2)驱动，第一和第二时钟(clk1和clk2)是非重叠时钟信号。
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