[发明专利]一种降低FPGA芯片功耗的电路和方法有效
| 申请号： | 200510126422.4 | 申请日： | 2005-12-09 |
| 公开（公告）号： | CN1980062A | 公开（公告）日： | 2007-06-13 |
| 发明（设计）人： | 周昶 | 申请（专利权）人： | 中兴通讯股份有限公司 |
| 主分类号： | H03K19/00 | 分类号： | H03K19/00;H03K19/177;G06F1/00 |
| 代理公司： | 北京律诚同业知识产权代理有限公司 | 代理人： | 梁挥;徐金国 |
| 地址： | 518057广东省深圳市南山*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明公开了一种降低FPGA芯片功耗的电路和方法，其中，该电路包括：一事件观测器和一时钟切换电路；所述事件观测器用于监测是否有待处理的信息，以给出时钟切换的信号；所述时钟切换电路用于根据所述事件观测器给出的结果在不同速率的时钟之间进行时钟切换，并且在时钟切换的过程中，不产生小于所有输入时钟周期的时钟脉冲。本发明提供了一种简单的方法和电路，实现在不需要大量改动系统结构的情况下有效地降低系统的功耗；本发明还可以对同步设计的模块或系统进行改进，只需增加少量的电路，就可以模块或系统的工作时钟在高速和低速之间自动切换，从而在不影响原设计的情况下，最大程度地降低FPGA的功耗。 | ||
| 搜索关键词： | 一种 降低 fpga 芯片 功耗 电路 方法 | ||
【主权项】：
1、一种降低FPGA芯片功耗的电路，其特征在于，包括：一事件观测器和一时钟切换电路；所述事件观测器用于监测是否有待处理的信息，以给出时钟切换的信号；所述时钟切换电路用于根据所述事件观测器给出的结果在不同速率的时钟之间进行时钟切换，并且在时钟切换的过程中，不产生小于所有输入时钟周期的时钟脉冲。
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