[发明专利]乱序执行的数据流AES加密电路结构

摘要

乱序执行的数据流Rijindael加密电路结构属于密码集成电路，抗差分功耗分析攻击的领域，其特征在于该电路结构集成在一个芯片上共包含：输入部分；输出部分；完成密钥扩展和密钥扩展环，其中包括：通道开关单元switch，初始密钥寄存器、密钥扩展运算单元AK暂存器单元及匹配检查单元；完成对轮密钥作变换的轮变换环，包括：轮更新通道开关单元，AddKey运算单元、EU运算单元、AK暂存器单元及相应的检查单元，对轮密钥进行与状态信息的逐位混合运算、行移位运算、列混合变换运算以及轮迭代运算，以得到密文后通过输出部分输出。仿真实际表明：本发明使得其功耗差分比现有数降低了66％，提高了攻击的难度。

主权项

1.乱存执行的数据流AES加密电路结构，其特征在于，该电路结构是在一个数据流加密专用集成电路上实现的，该电路结构遵从以Rijndael算法为最终算法的高级数据加密标准，记为AES，使用数据流模式实现乱序加密，该电路结构含有：a.传输通道，是两个部件间的数据传输接口，所传输的数据是相应编号的令牌，其中包括一个令牌输入数据总线、一个数据输出总线和输入请求与应答信号、输出请求与应答信号，该传输通道与外部的接口就是通道端口；b.输入单元，是芯片内核与外部的接口，实现把明文和密钥按照协议要求的时序输入并通过4#传输通道将明文送入内核部分、把密钥写入初始密钥存储器的功能，同时产生该电路结构中内核的各个单元所需的复位信号InterRst_和初始密钥置入信号load；所述的4#通道传输的令牌，命名为令牌4包括一个32位的数据域，一个2位的column域；c.通道开关单元Switch，是一个2传输通道输入-2传输通道输出的交换开关，此外还接收来自工作状态寄存器的输入信号WK，当WK＝0时，该通道开关单元处于空闲状态，接收所述输入单元经4#通道送来的明文数据，经过解析后，把其中的数据重新打包成状态字令牌，发送给5#通道，所述的5#通道传输的令牌，命名为令牌5包括一个32位的数据域，一个4位的表示轮次的color域和一个2位的地址域，根据令牌4打包时，令牌5的数据域直接复制令牌4的数据域，令牌5的color域设为0，令牌5的地址域复制令牌4的column域；当WK＝1时，处于工作状态，把3#通道发来的令牌解析后，根据不同的类型，把状态字令牌重新打包成一个令牌发给5#通道，把密钥字令牌重新打包成一个令牌发送给通道6；所述的3#通道传输的令牌，命名为令牌3包括一个1位的属性域和一个32位的数据域，当属性域等于0时，是状态字令牌，还包括一个1位的操作符域、一个2位的column域、一个4位的color域，把它重新打包成令牌5时，其中的数据域直接复制令牌3的数据域，color域直接复制令牌3的color域，地址域直接复制令牌3的column域，当令牌3属性域等于1时，是密钥字令牌，还包括一个1位的fadd位和6位不关心的数据，所述发送到6#通道的令牌，命名为令牌6，是下述的中间密钥字令牌，包括一个32位的数据域和一个1位的地址域，把它打包成令牌6时，令牌3的数据域直接复制到令牌6的数据域，fadd域复制到令牌6的地址域；d.初始密钥存储器是一个256位的寄存器组，从所述输入单元接收时钟信号和输入的密码密钥数据，把来自所述输入单元的密码密钥直接接收存入；e.AK暂存器单元，是待执行AddKey运算的令牌暂存单元，包括密钥字存储器、状态字存储器以及令牌解析和打包电路，其中，密钥字存储器有8个密钥字存储单元，2个中间密钥字存储单元、两个5位内部存储器：BLOCKH和BLOCKL及一个2位状态寄存器KES，该密钥字存储区有3位地址，二进制表示的地址空间是000-111，依次存储序号模密钥分组列数Nk等于0-7的扩展密钥字，高段为100-111，低段为000-011，每条存储记录包括一个32位的数据域、一个1位的fadd域、一个轮变换标记位和一个扩展标记位；所述密钥字存储器中地址等于Nk-1的单元存储的数据称为变换密钥字1，Nk不等于4时地址等于3的记录数据称为变换密钥字2，Nk等于4时的变换密钥字2是地址等于7的记录数据；该状态字存储区有2位地址，二进制表示的地址空间是00-11，依次存储状态中的第0-3列，每条记录包括一个32位的数据域、一个4位的color域；该中间密钥字存储区，有一位地址空间：0-1，依次存储从通道端口6来的中间密钥字，该中间密钥字是AES密钥扩展算法中定义的非线性函数的计算结果，每条存储记录包括一个32位的数据域；所述的暂存单元的每个存储单元都对应一个标记为flag的“满/空”标记位，当单元写入时flag置1，表示满，当数据读出后flag复位，表示空；该BLOCKH存储高段密钥字的“分组值”，BLOCKL存储低段密钥字的“分组值”，所述“分组值”是指所有轮扩展密钥序列按所述Nk个一组分组后，所得到的组的序号，该扩展密钥由初始密钥扩展而成，该扩展密钥的总长为4(Nr+1)，Nr为迭代轮数；该AK暂存器单元有三个输入通道端口：通道5端口接收令牌5并写入状态字存储区，写入的地址是令牌5的地址域的值，状态字记录的数据域和color域分别等于令牌5的数据域和color域，通道6端口接收令牌6，写入中间密钥字区，写入地址是令牌6的地址域的值，写入记录的数据域直接复制令牌6的数据域，通道9端口接收新的扩展密钥字令牌并写入密钥字存储区，另外，密钥字存储区还有一个置数端口，与所述初始密钥寄存器的输出端相连，256位宽，由所述load信号作置位信号；该AK暂存器单元有两个输出通道端口；通道7端口发送作AddKey运算或变换密钥字转发用的操作数令牌，通道10端口发送密钥扩展运算用的操作数令牌；e1.所述的通道9端口传输的令牌，命名为令牌9，包括4个32位的数据域k0-k3、一个5位的BLOCK域和一个1位的part域，令牌9part等于0则k0-k3依次写入密钥字存储区地址为000-011的单元，所述地址用二进制表示，令牌9的BLOCK值赋给BLOCKL，同时将所有低段单元的轮变换标记位和扩展标记位复位为0，令牌9part等于1则k0-k3依次写入密钥字存储区二进制表示的地址为100-111的单元，令牌9的BLOCK值赋给BLOCKH，同时将所有高段单元的轮变换标记位和扩展标记位复位为0；e2.所述通道7端口发送的令牌，命名为令牌7，包括2个32位的数据域data1和data2、一个1位的属性域，属性域的值等于发送时下述的AorT信号的取值：当AorT等于0时，执行AddKey操作，令牌7是状态字令牌，它还包括一个4位的color域、一个2位的column域，打包时，把下述的ssel信号的值复制到它的column域、地址等于ssel的状态字存储记录的数据域复制到令牌7的data1域、该状态记录的color域复制到令牌7的color域，地址等于下述ksel值的密钥存储记录的数据域复制到令牌7的data2域，通道7端口的应答信号将读取的状态字记录情空，把读取的密钥字记录的轮变换位变成1；当AorT等于1时，执行变换密钥字转发操作，令牌7是密钥令牌，除数据域和属性域外还包括一个1位的操作符域、一个1位的fadd域与4位不关心的数据，打包时，data1域等于0，地址等于下述ksel值的密钥存储记录的数据域复制到它的data2域；ksel等于Nk-1时，转发变换密钥字1，fadd等于0，操作符域等于0，表示此令牌将执行下述f变换，Nk等于4时，若ksel等于7，则表示转发变换密钥字2，fadd域等于1，操作符域等于0，表示此令牌将执行下述f变换，若Nk不等于4且ksel等于3，则表示转发变换密钥字2，fadd等于1，操作符域等于1，表示此令牌将执行下述g变换；通道7端口的应答信号将读取的状态字记录清空；e3.所述通道10端口发送的令牌命名为令牌10，包括一个32位的中间密钥字域、4个32位的密钥字域k0-k3、一个5位的BLOCK域和一个1位的step域，打包时令牌10的step域等于令牌发送时所述的step信号的值，当令牌发送时刻所述step信号等于0时，令牌10的中间密钥字域等于中间密钥字存储区中地址等于0的记录的数据，令牌10的BLOCK域的值等于所述BLOCKL寄存器的值，通道10端口的应答信号把密钥存储区低段的4个密钥字的扩展位都置成1，当令牌发送时刻所述step信号等于1时，令牌10的中间密钥字域等于中间密钥字存储区中地址等于1的记录的数据，令牌10的BLOCK域的值等于所述BLOCKH寄存器的值，通道10端口的应答信号把密钥存储区高段的所有密钥字的扩展位都置成1；e4.该KES控制密钥扩展的时序，状态都采用二进制编码表示，KES的初始状态二进制编码是00，即准备计算f的状态，在此状态下执行变换密钥字1转发后，KES二进制编码变为01，进入执行f变换的状态，在01状态下读取低段密钥进行密钥扩展时，KES的状态变化为11，处于准备计算g的状态，在11的状态下执行变换密钥字2操作后，KES的状态变化为10，进入执行g变换的状态，在10状态下读取高段密钥进行密钥扩展时，KES的状态变化为00；f.工作状态寄存器，向所述输入单元发送WK信号，向所述通道开关单元Switch发送WK信号，接收来自下述Matcher OK单元的OK信号；当OK信号上升时WK复位；g.Matcher II匹配单元，检查AK暂存器单元中的状态字存储区和密钥字存储区，发现就绪的状态字-密钥字对或就绪的变换密钥则随机选取其中之一，把相应的地址所选择信号传送给所述AK暂存器单位，随后触发令牌发射信号fetch_II，所述的选择信号包括标记为了ssel的AddKey状态字读地址、标记为ksel的密钥字读地址、标记为AorT的表示发送令牌将执行的操作的信号：0表示AddKey运算，1表示变换密钥字转发，标记为Trans；该Matcher II匹配单元的输入包括：AK暂存器单元的状态字存储区和密钥字存储区的观测信号，其中包括状态字记录的color位与flag位，密钥字记录的轮变换标记位和扩展标记位、flag域，BLOCKL和BLOCKH，KES，另外还有密钥分组列数Nk；所述的“就绪”是指：计算所有被观测状态字和密钥字的序列号，寻找序列号相同且flag都为1的状态字-密钥字对，或者根据KES状态检测并发现相应的变换密钥字；所述fetch_II信号到来，则触发所述AK暂存单元把令牌发送给7#通道；当被发送的状态字被清空，或者KES状态改变，则fetch_II复位；h.Matcher K匹配单元，检查密钥字存储区和中间密钥字存储区的观测信号：轮变换标记位和扩展标记位、flag和KES状态；当KES处于密钥扩展状态下，且相应的密钥字段和中间密钥字段已准备就绪则把标记为step的密钥扩展读地址变为相应的值：1为高段扩展，0为低段扩展，并触发令牌发射信号fetch_K，所述的AK暂存器单元根据step信号把密钥区的相应数据以及BLOCK值打包成令牌等待发送，当fetch_K信号来到时，触发所述AK暂存单元把该令牌经通道10发出；如果下述的exp_stop信号有效，Matcher K匹配单元则停止工作；i.密钥扩展运算单元，用Key Schedule标记，接收并解析来自通道10的令牌，经过下述Key Schedule处理后打包成内含所述新的扩展密钥的令牌经通道9发出，所述的Key Schedule的处理含有以下运算：i1.把所述令牌10的中间密钥字域和k0-k3域作为输入，执行KeySch运算：中间密钥字与k0逐位异或，结果输出作为令牌9的k0域，并与令牌10的k1逐位异或，结果输出作为令牌9的k1，并与令牌10的k2逐位异或，结果输出作为令牌9的k2，并与令牌10的k3逐位异或，结果输出作为令牌9的k3；i2.把所述令牌10的BLOCK域加1后的结果作为令牌9的BLOCK值；i3.当Nk＝4时，把所述令牌10的step域的逻辑反作为所述令牌9的part域，如果Nk＞4，则把所述令牌10的step域直接复制到所述令牌9的part域；j.AddKey运算单元，在接收并解析通道7发来的操作数令牌后，对其中的数据执行AddKey运算后，打包成轮密钥混合令牌，经通道8发送，所述AddKey运算即AES算法定义的轮密钥加法操作作用于状态的一列；所述经通道8发送的令牌，命名为令牌8，包括一个32位的数据域和一个1位的属性域，当属性域等于0时，是状态字令牌，还包括一个4位的color域和一个2位的column域，当属性域等于1时，是密钥令牌，还包括一个1位的操作数域和一个1位的fadd域，打包时，把令牌7的data1与data2逐位异或的结果作为令牌8的结果，令牌7的其余域直接复制到令牌8中与之同名的域中；k.轮更新通道开关单元，对来自通道8的令牌进行轮次检查，若是状态字令牌且轮次已经达到迭代轮次Nr，则经通道11转发到下述输出暂存单元；否则，把其轮次加1经通道1转发到下述EU暂存器单元执行后续处理；若到达的令牌轮次为Nr，且上述与其相加的扩展密钥属于密钥分组的高段，即表示密钥扩展已经完成，则触发exp_stop信号；若是密钥字令牌则直接由通道1转发到下述EU暂存器单元执行后续处理；所述令牌处理包括如下3情况：k1.通道11传输的令牌，命名为令牌11，包括一个32位的数据域和一个2位的column域，打包时，令牌8的数据域直接复制到令牌11的数据域，令牌8的column域直接复制到令牌11的column域；k2.当令牌8的属性域为0时，所述通道1发送的令牌，命名为令牌1，是状态字令牌，包括一个32位的数据域、一个4位的color域、一个2位的column域一个1位的操作符域和一个1位的属性域打包时，令牌8的数据域和column域直接复制到令牌1中同名的域中，令牌8的color域加1后的结果作为令牌1的color域，令牌1的属性域等于0，若令牌8的color域等于Nr-1，则令牌1的操作符域标记为Srd操作，否则令牌1的操作符域标记位SM操作；k3.如果令牌8的属性域等于1，所述通道1发送的令牌1是变换密钥字令牌，包括一个32位的数据域、一个1位的操作符域、一个1位的fadd域和5位不关心的数据，打包时，令牌8的各域分别直接复制到令牌1中同名的域中；l.输出暂存单元，是一个密文重排的暂存单元，由一个4×32比特的存储单元和令牌解析电路组成，该单元接收通道11来的乱序到达的结果令牌所携带的密文数据并暂存，写入的地址是所述令牌11的column域，写入的数据是所述令牌11的数据域，在接收到下述接收单元的读地址信号后输出对应的密文状态字；所述的暂存单元的每个存储单元都对应一个标记为flag的“满/空”标记位，当单元写入时flag置1，表示满，当数据读出后flag复位，表示空；m.输出单元，该单元是所述芯片与外部的接口、实现把密文按要求的时序输出的功能；n.Matcher OK匹配单元，检查所述输出暂存单元中的所有flag信号，当所有的flag都为1则表示全部密文字都已到达，则把结束信号OK变成高电位，在通知所述工作状态存储器的同时也通知所述输出单元读取所述输出暂存单元的密文状态字，当flag被复位后，OK信号变为低电位；o.EU暂存器单元，由一个密钥字存储区和两个完全相同的状态存储区组成，依次标记为key store、store0和store1；其中，key store存储密钥扩展的变换密钥字，一条存储记录包括一个32位的数据域、一个1位的fadd域和一个1位的操作符域，store0/store1依次存储行移位之前“状态”中的第0-第3列，每列存储单元又分为4行，第0行的记录包括1个8位的数据域、一个4位的color域和一个1位的操作符域，第1行至第3行的记录包含一个8位的数据域；所述两个状态存储单元按照乒乓式读写的流水线方式工作：根据输入令牌的轮次标记，当轮次为偶数时写入store0，store1中的数据必是前一轮的状态，从store1中读取数据处理；当令牌的轮次为奇数，则写入store1，store0必是前一轮状态的待处理数据，从store0中读取数据处理；该EU暂存器单元设有一个传输通道端口，接收所述轮更新通道开关单元经通道1发出的令牌1，从中解析出令牌类型：状态令牌还是密钥令牌、写地址和记录数据，并把记录写入相应的存储单元中；一个输出传输通道端口，与通道2相连，根据下述Matcher I匹配单元输入的读地址、store0/store1选择信号以及状态/变换密钥选择信号输出相应的状态字或变换密钥字，与其他控制信号一起打包成令牌，经通道2发送给下述EU运算单元；上述3个暂存区的每个存储单元都对应一个标记为flag的“满/空”标记位，当单元写入时flag置1，表示满，当数据读出后flag复位，表示空；o1.所述的令牌解析方法是：当所述令牌1的属性域为0时，是状态字令牌，写入地址是令牌1的column域，写入记录的第0行的数据域是令牌1数据域的7至0位，第0行的color域是令牌1的color域，第0行的操作符域是令牌1的操作符域，写入记录的第1行到第3行的数据分别依次是令牌1数据域的15位至8位、23位至16位和31至24位；当所述令牌1的属性域为1时，是密钥令牌，令牌1的数据域复制到所述变换密钥字存储记录的数据域，令牌1的fadd域和操作符域直接复制到所述变换密钥字存储记录的同名域中；o2.所述的经通道2发送的令牌被命名为令牌2，它的打包方法是：当所述的状态/变换密钥选择信号等于0时，令牌2是状态字令牌，属性域等于0，数据域的7到0位是地址等于所述的Matcher I匹配单元输入的读地址的第0行记录的数据域，数据域的15到8位是经过AES算法定义的行移位运算后的地址等于所述读地址的第1行记录的数据域，数据域的23到16位是经过AES算法定义的行移位运算后的地址等于所述读地址的第2行记录的数据域，数据域的31到24位是经过AES算法定义的行移位运算后的地址等于所述读地址的第3行记录的数据域，令牌2的color域和操作符域分别是地址等于所述读地址的第0行记录的color域和操作符域，令牌2的column域是所述读地址的值；当所述的状态/变换密钥选择信号等于0时，令牌2是密钥自令牌，属性域等于1，数据域是变换密钥存储记录的数据域，fadd域和操作符域分别是变换密钥存储记录的fadd域和操作符域；p.Matcher I匹配单元，检查key store和store0/store1中的令牌信息，在考虑行移位变换之后发现就绪的状态字或者发现变换密钥则随机选取一个，把地址信息送给所述EU暂存器单元，并通过fetch_I信号触发通道2端口的触发信号，把所述EU暂存单元的令牌2发送给所述EU运算单元；所述Matcher I匹配单元的输入包括来自所述EU暂存器单元的观测端口的信号，通道2端口的应答信号以及所述控制选择的随机信号；同时，向EU暂存器单元输出所述fetch_I令牌发送信号；q.全局存储器，存储密钥分组列数Nk，迭代轮数Nr，其中，向EU暂存器、下述EU运算单元、Matcher II两个单元和密钥扩展运算单元输出Nk，向轮更新通道开关单元输出Nr，r.EU运算单元，接收来自通道2的令牌2，解析后根据令牌2的属性域和操作符域以及所述密钥分组列数Nk对数据域执行相应的计算，操作结果打包到令牌3的数据域中通过通道3发送；其中，所述令牌3除数据域外，还有一个1位的属性域，其值等于所述令牌2的属性域值：当属性域等于0时，是状态字令牌，还有一个4位的color域和一个2位的column域；当属性域等于1时，是密钥字令牌，还有一个1位的fadd域，还有5位不关心的数据，打包时，令牌2的fadd域直接复制到令牌3的fadd域中；所述对于令牌数据域的计算包括：r1.Srd操作，当令牌2的属性域等于0且操作符域为所述的Srd标记时或当令牌2的属性域等于1且操作符域为1且所述密钥分组列数Nk大于6时执行，即对数据域的每个字节执行AES算法定义的Srd查表操作；所述令牌2属性域等于1且操作符域为1时的操作即是上述的g变换在Nk大于6时的操作；r2.Srd-MixCol操作，当令牌2的属性域等于0且操作符域为所述的SM标记时执行，即先对数据域的每个字节执行AES算法定义的Srd查表操作，再对4个字节的结果向量左乘一个4×4的常数矩阵，其中所述的常数矩阵为AES算法中定义的列混合操作对应的常数矩阵；r3.Srd-循环移位-轮常量相加计算，是上述的f变换当令牌2的属性域等于1且所述密钥令牌的操作符域为0时执行，即先对数据域的每个字节执行AES算法定义的Srd查表操作，再将4个字节的结果循环左移8位，最后，所得结果的低8位与一个8位的轮常量RC逐位异或；所述轮常量初值为0，每执行一次轮常量加法运算后，其值乘以2，所述乘2操作是定义在GF(28)域上的；r4.直接专发操作，当令牌2的属性域等于1且所述状态令牌的操作符域为1且Nk小于等于6时执行，即令牌2的数据域直接复制到所述令牌3的数据域；所述令牌2属性域等于1且操作符域为1时的操作即是上述的g变换在Nk下与等于6时的操作；s.Matcher II随机控制码产生电路，随机产生控制所述Matcher II匹配单元中仲裁电路的3位随机选择码，每次fetch_II下降时产生一个新的随机控制码；t.Matcher I随机控制码产生电路，随机产生控制所述Matcher I匹配单元中仲裁电路的3位随机选择码，每次fetch_I下降时产生一个新的随机控制码；u.2.上述的Matcher II单元与AK暂存单元构成了AddKey运算单元的令牌暂存-匹配-发射结构，简称为HMF结构，Matcher I单元与EU暂存单元构成了EU运算单元的HMF结构，Matcher K与AK暂存单元的密钥存储区构成了KeySchedule单元的HMF结构，Matcher OK与输出暂存单元构成了输出的HMF结构；所述HMF结构具有如下特征：u1.包含一个令牌暂存单元，由寄存器堆实现，写端口采用异步握手协议；写地址和写入数据由输入令牌解析得出，写入时钟由输入通道端口的请求信号触发；读端口的地址由下述匹配单元输出的选择信号决定，输出数据随读地址即时变化；内部存储单元对应有表示记录是否存在的“满/空”标志位，所有单元的满空标志位和记录与下述匹配条件相关的域的数据组成观测信号，可被下述匹配单元读取；所述输出数据可被下述令牌打包逻辑读取；所述满空标志位由一个C单元产生，该C单元的一端接对应记录的写入时钟，另一输入端接记录的清空信号信号的反信号；所述各个记录的写入时钟由写端口的接收应答信号经过写地址选择产生，所述各个记录的清空信号由所述读端口的应答信号经读地址选择产生；u2.包含一个匹配单元，由匹配逻辑和选择逻辑电路两部分组成，暂存单元各个记录的观测信号输入匹配逻辑电路中按照匹配条件对应的布尔表达式算出各自的匹配结果值，匹配成功则值为1，否则等于0；每个匹配结果信号通过一级C单元输出到所述选择逻辑的输入端成为请求信号，所述C单元的另一输入端与所有请求信号的或信号相连，只有请求信号全为0时等于1的匹配结果才能传递到选择逻辑电路，当请求信号中存在有效请求，即为1的请求信号，在它之后产生的成立的匹配结果就无法通过C单元；请求对应的令牌被发送后，请求复位，C单元对成立的匹配结果导通；所述Matcher I和Matcher II单元的选择逻辑是一个仲裁逻辑电路，对每个被检测的令牌组的请求信号进行随机选择，输出的是选中请求的序号，并由此产生令牌暂存器的读地址；所述的Matcher K单元的选择电路是计算匹配成功的请求对应的所述step信号；所述Matcher OK没有选择电路；匹配单元的选择电路输出的请求序号通过锁存器输出成为令牌的选择信号；根据所述选择信号的选择选择对应的所述的请求信号成为令牌发射触发信号，如所述的fetch_II、fetch_I、fetch_K信号；u3.令牌发射触发信号经过长度等于选择电路输出稳定所需的最长时间的延时后触发所述选择信号的锁存器的控制端将锁存器锁存，同时触发发送令牌的请求信号；所述暂存单元的复位应答信号将所述选择信号的锁存器的控制端复位，使锁存器导通，选择信号重新随所述匹配单元的选择逻辑电路输出变化；在上述各单元中，所有传输通道都采用异步握手协议；所有运算单元的数据处理和令牌打包由组合逻辑电路实现；所述通道开关单元Switch，初始密钥寄存器、AK暂存器单元、Matcher K匹配单元、密钥扩展运算单元共同构成了密钥扩展环，而通道开关单元Switch、Matcher II匹配单元、AddKey运算单元、轮更新通道开关单元、EU暂存器单元，Matcher I匹配单元、EU运算单元构成轮变换环，环内用传输通道相连，环间用开关单元Switch相连。