[发明专利]半导体器件

摘要

在玻璃衬底(1)上形成有氮化硅膜(2)以及氧化硅膜(3)。在该氧化硅膜(3)上，形成有包含源区(45)、漏区(46)、具有规定的沟道长的沟道区(40)、具有比源区低的杂质浓度的GOLD区域(41)、具有比漏区低的杂质浓度的GOLD区域(42)、栅极绝缘膜(5)以及栅电极(6a)的薄膜晶体管T。栅电极(6a)与GOLD区域(42)在平面上重叠的部分的沟道长方向的长度(G2)，被设定得比栅电极(6a)与GOLD区域(41)在平面上重叠的部分的沟道长方向的长度(G1)要长。由此，获得寄生电容进一步降低的半导体器件。

主权项

1.一种半导体器件，包含具有半导体层、绝缘膜以及电极、形成于规定的衬底上的半导体元件，其特征在于，所述半导体元件，包含第1元件，所述第1元件具有：形成在所述半导体层上、具有规定的杂质浓度的第1杂质区域，与所述第1杂质区域间隔距离而形成在所述半导体层上、具有规定的杂质浓度的第2杂质区域，在位于所述第1杂质区域和所述第2杂质区域之间的所述半导体层的部分上、与所述第1杂质区域以及所述第2杂质区域分别间隔距离而形成、成为具有规定的沟道长的沟道的沟道区，在位于所述第1杂质区域和所述沟道区之间的所述半导体层的部分上、与所述沟道区相接而形成、具有比所述第1杂质区域低的杂质浓度的第3杂质区域，在位于所述第2杂质区域和所述沟道区之间的所述半导体层的部分上、与所述沟道区相接而形成、具有比所述第2杂质区域低的杂质浓度的第4杂质区域；在所述第1元件中，所述电极，具有相对的一个侧部以及另一个侧部，与所述沟道区、所述第3杂质区域的部分以及所述第4杂质区域的部分相对地重叠形成，所述第1绝缘膜分别与所述半导体层和所述电极相接地形成在所述半导体层和所述电极之间，与从包含所述一个侧部的平面与所述半导体层相交的部分到所述沟道区为止的、所述电极和所述第3杂质区域相对并重叠的部分的沟道长方向的第1重叠长相比，从包含所述另一个侧部的平面与所述半导体层相交的部分到所述沟道区为止的、所述电极和所述第4杂质区域相对并重叠的部分的沟道长方向的第2重叠长被形成得更长。