[发明专利]实现动态可重构逻辑电路结构设计的方法无效
| 申请号： | 200510006892.7 | 申请日： | 2000-11-02 |
| 公开（公告）号： | CN1641651A | 公开（公告）日： | 2005-07-20 |
| 发明（设计）人： | D·A·马康恩耐尔;A·V·达萨利;M·T·梅森 | 申请（专利权）人： | 爱特梅尔股份有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50 |
| 代理公司： | 上海专利商标事务所有限公司 | 代理人： | 钱慰民 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 一种用于实现动态可重构逻辑电路结构设计的方法。该方法使用软件执行，该软件形成了一种结构设计流程，从而采取了从示意或高级描述语言(HDL)到FPGA配置位流文件的设计规范。该方法涉及读取输入的设计网表(160)，该网表(160)包括一组静态宏(140)和一组可重构宏范围(150)；对每条可重构宏(150)进行编译；布局和布线初始器件范围，该范围含有静态宏组的初始宏范围以及每个可重构宏的范围；通过随意选择每个可重构宏的范围来更新器件的范围；布局和布线经更新的器件范围并重复更新和布局步骤，直到所有的可重构宏的范围已经布局和布线。随后，在编译处理完成后，产生完整、部分和增加的位流。 | ||
| 搜索关键词： | 实现 动态 可重构 逻辑电路 结构设计 方法 | ||
【主权项】：
1、一种用于实现可重构宏结构设计的方法，其特征在于，所述方法包括：读取一组范围网表，所述范围网表组对应于多个可重构宏中的一个特定可重构宏；修改范围网表组中的每个范围网表，以便第一组范围中的每个范围具有相同的输入和输出端口组；从所述第一组范围中选择最大的范围；在所述逻辑电路上布局和布线所述最大范围；从所述第一组范围中选择下一范围；计算下一范围和最大范围之间的布局匹配；在所述逻辑电路上布局和布线所述下一范围；以及对所述第一组范围中所有的范围重复执行所述选择以及布局和布线步骤。
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