[发明专利]系统时钟生成电路无效
| 申请号： | 200480043059.3 | 申请日： | 2004-05-26 |
| 公开（公告）号： | CN1954493A | 公开（公告）日： | 2007-04-25 |
| 发明（设计）人： | 山口晴久 | 申请（专利权）人： | 罗姆股份有限公司 |
| 主分类号： | H03K5/00 | 分类号： | H03K5/00;H03M3/02 |
| 代理公司： | 北京市柳沈律师事务所 | 代理人： | 邵亚丽;李晓舒 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明提供一种可以输入任意频率的时钟、并可以简化使用上的制约的用于DA转换器的系统时钟生成电路。在用于DA转换器的系统时钟生成电路中，所述DA转换器可以将由Δ∑调制方式得到的1比特数字输入数据解调成与内部系统时钟同步的模拟输出数据来进行输出，在系统时钟生成电路中，具备：输入具有规定的重复频率的外部系统时钟与LR时钟(LRCLK)、累计包含于LR时钟的1周期中的外部系统时钟的时钟数的计数器电路，根据由计数器电路累计的计数值生成以规定的抽除定时来抽除外部系统时钟的屏蔽信号的定时生成电路，由屏蔽信号屏蔽外部系统时钟并抽除被屏蔽的部分的时钟，生成内部系统时钟的屏蔽电路。 | ||
| 搜索关键词： | 系统 时钟 生成 电路 | ||
【主权项】：
1、一种用于DA转换器的系统时钟生成电路，其中，所述DA转换器将根据ΔΣ调制方式得到的1比特数字输入数据解调成与内部系统时钟同步的模拟输出数据来进行输出，所述系统时钟生成电路特征在于：具备输入具有规定的重复频率的外部系统时钟与LR时钟(LRCLK)，并累计包含于所述LR时钟的1周期中的所述外部系统时钟的时钟数的计数器电路；根据由所述计数器电路累计的计数值，生成以规定的抽除定时来抽除上述外部系统时钟的屏蔽信号的定时生成电路；以所述屏蔽信号屏蔽所述外部系统时钟、抽除被屏蔽的部分的时钟，生成所述内部系统时钟的屏蔽电路。
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