[发明专利]集成电路的时钟分配无效
| 申请号： | 200480038111.6 | 申请日： | 2004-12-06 |
| 公开（公告）号： | CN1898626A | 公开（公告）日： | 2007-01-17 |
| 发明（设计）人： | S·迪维拉尔;I·德尔贝尔 | 申请（专利权）人： | 皇家飞利浦电子股份有限公司 |
| 主分类号： | G06F1/10 | 分类号： | G06F1/10;G06F1/06 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 杨凯;刘杰 |
| 地址： | 荷兰艾*** | 国省代码： | 荷兰;NL |
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| 摘要： | 提供一种电路，所述电路具有：多个互连的逻辑块；用于把基准时钟信号分配给所述逻辑块的主时钟发生器。所述电路中的每一个逻辑块都包括本地时钟发生器，所述本地时钟发生器从基准时钟信号产生用于进一步提供给逻辑块的相应的元件的同步本地时钟信号组。在这样的电路中，在第一块的本地时钟信号组和第二块的本地时钟信号组之间引入相移。 | ||
| 搜索关键词： | 集成电路 时钟 分配 | ||
【主权项】：
1.一种电路，它包括：多个互连的逻辑块(100，200，300)；主时钟发生器，用于把基准时钟信号(clk_ref)分配给所述逻辑块；每一个逻辑块中的至少一个的本地时钟发生器(110，210，310)，用于从所述基准时钟信号产生各自的同步本地时钟信号组(clk1_phi1，clk2_phi2)，以便进一步提供给所述逻辑块的相应的元件(120，130)。其中第一块的本地时钟信号组相对于第二块的本地时钟信号组发生相位移动。
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