[发明专利]点时钟同步生成电路

摘要

本发明是关于一种点时钟同步生成电路，能够生成一种可保证被供给点时钟的元件所容许的脉冲宽度，并对外部图像信号进行同步的点时钟。在本发明中，将高频时钟进行分频并形成第1点时钟，且在水平同步信号的有效边缘的检测时，将其相位依据预先所设定的分频比的信息进行初始化。而且，依据预先所设定的容许最小期间的信息，从高频时钟形成在每容许最小期间，逻辑电平进行变化的第2点时钟，且在上述的有效边缘的检测时对相位进行修正，以即使在该检测前后也确保逻辑电平期间的容许最小期间。在上述的有效边缘的检测时，选择第2点时钟，然后当可确认第1点时钟的时序与第2点时钟的时序相同或在其后时，选择第1点时钟。

主权项

1、一种点时钟同步生成电路，为根据所输入的水平同步信号，及与要生成的点时钟的频率相比频率高的被输入的高频时钟，而生成与1水平扫描线上的各象素对应的点时钟的点时钟同步生成电路，其特征在于其包括：存储将上述高频时钟进行分频的分频比信息的分频比信息存储装置；将由上述高频时钟的周期数所规定的且上述点时钟的各逻辑电平期间的容许最小期间的信息进行存储的容许最小期间信息存储装置；对上述水平同步信号的有效边缘进行检测的边缘检测装置；依据上述分频比信息存储装置所存储的分频比信息，将上述高频时钟进行分频并形成第1点时钟，且在上述水平同步信号的有效边缘的检测时，将上述第1点时钟的相位，依据上述分频比信息存储装置所存储的分频比信息进行初始化的第1点时钟形成装置；依据上述容许最小期间信息存储装置所存储的容许最小期间的信息，从上述高频时钟，形成在每一容许最小期间逻辑电平进行变化的第2点时钟，且在上述水平同步信号的有效边缘的检测时，对上述第2点时钟的相位进行修正，以即使在该检测前后也可确保逻辑电平期间的容许最小期间的第2点时钟形成装置；选择上述第1及第2点时钟的一个，并作为进行输出的点时钟的选择装置；以及在上述水平同步信号的有效边缘的检测时，使来自上述第2点时钟形成装置的第2点时钟由上述选择装置被选择，且在可确认上述第1点时钟的有效边缘的时序与上述第2点时钟的有效边缘的时序相比相同或在其后时，使来自上述第1点时钟形成装置的第1点时钟由上述选择装置被选择的选择控制装置。