[发明专利]基于伪延迟线的DLL和用于在流水线ADC中计时的方法

摘要

延迟锁定环路时钟产生电路(100)包括延迟锁定环路电路(18)、伪延迟线(40)、以及监视电路(32)。延迟锁定环路电路包括延迟线(20)、鉴相器(25)、以及具有连接到鉴相器输出端(27)的输入端和产生连接到延迟锁定环路电路延迟线的各级的延迟控制信号(Vctrl)的输出端(23)。延迟线的各级准确匹配伪延迟线(40)的各级。延迟线的抽头点连接到监视电路(32)的输入端，监视电路用于产生控制鉴相器(25)和电荷泵电路(30)的控制信号(34A，B)。解码延迟线(20)的抽头点信号，以为流水线ADC(54)产生时钟信号(52)。

主权项

1.一种延迟锁定环路时钟产生电路，包括：(a)延迟锁定环路电路，包括i.包括多个串联连接的延迟级的延迟线，第一延迟级连接接收第一时钟信号，每个所述延迟级具有连接接收延迟控制信号的延迟控制输入端，所述延迟线的不同抽头点分别被连接到处理由不同抽头点所传导的不同抽头点信号的时钟逻辑电路的输入端，以产生多个时钟信号，ii.鉴相器，具有连接接收所述第一时钟信号的第一输入端、连接到所述延迟线最后一个延迟级输出端的第二输入端以及输出端，以及iii.延迟控制电路，具有连接到所述鉴相器输出端的输入端以及产生所述延迟控制信号的输出端；(b)包括延迟线的伪延迟线，所述延迟线包括分别与所述延迟线的相应延迟级准确匹配的多个串联连接的伪延迟级，第一伪延迟级连接接收相对于所述第一时钟信号反相的第二时钟信号，每个所述伪延迟级具有连接接收所述延迟控制信号的延迟控制输入端；以及(c)具有连接到所述伪延迟线的不同抽头点上的多个输入端的监视电路，用于产生连接到所述鉴相器的第一控制信号和连接到所述延迟控制电路的第二控制信号，其中相应的延迟级和伪延迟级在集成电路芯片基底中的位置物理上相互靠近，并共同作用以消除由开关所述延迟级所引起的引入到所述基底中的噪声。