[发明专利]半导体集成电路装置无效
| 申请号： | 200410069886.1 | 申请日： | 2004-07-15 |
| 公开（公告）号： | CN1581478A | 公开（公告）日： | 2005-02-16 |
| 发明（设计）人： | 西村英孝 | 申请（专利权）人： | 三洋电机株式会社 |
| 主分类号： | H01L23/52 | 分类号： | H01L23/52;H01L21/82;H01L21/768;H01L21/3205 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 李香兰 |
| 地址： | 日本国*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明提供一种半导体集成电路装置，其为了实现配线层之间的平坦化，而在同一层配线之间具备由与配线材料相同的材料构成的虚拟图案的同时，可以适当地抑制该虚拟图案和配线之间的相对向电容。作为在同一层配线(配线图案)(3a、3b)之间利用与这些配线材料相同的材料形成的虚拟图案(3D)，使其形状为与相邻配线之间的相对向电容(寄生电容)比具有与该配线的平行面的长方体有所减少的形状。具体地说，该虚拟图案(3D)形成为具备与相邻配线(配线图案)(3a、3b)大致呈45°倾斜的柱面的长方体形状。 | ||
| 搜索关键词： | 半导体 集成电路 装置 | ||
【主权项】：
1.一种半导体集成电路装置，其具有跨越多层在半导体基板上铺设配线的多层配线结构，为了实现这些配线层之间的平坦化而在同层的配线之间配置由与配线材料相同的材料构成的虚拟图案，其特征在于，上述虚拟图案形成为相邻配线之间的相对向电容至少比具有与该配线的平行面的长方体有所减少的形状。
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