[发明专利]ARM－PC/104总线桥接电路

摘要

本发明涉及一种ARM嵌入式微处理器系统到PC/104总线的桥接电路。ARM－PC/104总线桥接电路包括地址和数据连接电路、总线定时电路、总线控制电路、中断和DMA辅助电路四个部分组成，引脚分为两组，一组是与ARMCPU总线的连接部分，二组是与PC/104总线连接部分，一组信号引脚可以直接连接到ARM CPU外部总线相应信号引脚，二组桥信号可以直接连接到PC/104总线的插座上。本发明使ARM嵌入式微处理器系统具备访问PC/104总线能力。

主权项

1.ARM-PC/104总线桥接电路包括地址和数据连接电路、总线定时电路、总线控制电路、中断和DMA辅助电路四个部分组成，地址和数据连接电路由双向锁存缓冲器和译码电路构成，译码电路把PC/104总线的I/O地址空间和储存器空间映射到ARM的储存器空间中，信号Dir控制双向锁存缓冲器的方向，信号oe控制双向锁存缓冲器的输出端有效，信号csn选择双向锁存缓冲器哪几个字节在读写周期中有效；总线定时电路包括时钟发生器、地址发生器、地址时序发生器三个部分，时钟发生器中引脚信号clock是与ARM嵌入式微处理器系统时钟同步的时钟输入信号，引脚信号nBE[3:0]、引脚信号Addr[26:0]、引脚信号nIOCS16、引脚信号nMEMCS16以及译码器输出使能信号e经过地址发生器后生成总线地址信号SA[23:0]和系统高字节有效信号nBHE，使能信号e上升沿有效时地址时序发生器复位，并开始计数，经过k个引脚信号clock后输出总线地址锁存使能BALE脉冲，同时根据当前周期是IO地址范围或存储器地址范围，插入IOn或MEMn个引脚信号clock周期形成等待信号nWAIT，降低后的总线周期能够满足PC/104时序定时要求，更慢一些的IO设备用IOCHKRDY进一步申请更多的等待周期；扩展卡总线请求信号nMASTER16有效时，总线控制电路将输出引脚信号nXBREQ给ARMCPU请求总线，ARM CPU以总线请求应答信号nXBACK回应，此后总线控制电路输出信号en使译码电路的存储器读信号nMEMR、存储器写信号nMEMW、系统存储器读信号nSMEMR、系统存储器写信号nSMEMW、IO读信号nIOR、IO写信号nIOW端输出高阻态，而信号oe为低，使双向锁存缓冲器输出处于高阻态，同时总线定时电路的地址总线SA、总线地址锁存使能BALE、系统高字节有效信号nBHE也呈高阻态，总线控制电路输出信号en1同时也使引脚信号DACK[3:0]、引脚信号DACK[7:5]、引脚信号AEN、引脚信号TC输出为高阻态；存储器刷新信号nREFRESH有效时外部设备对PC/104上的动态存储器进行刷新操作，总线控制电路将输出引脚信号nXBREQ给ARM CPU请求总线，ARM CPU以总线请求应答信号nXBACK回应，此后总线控制电路输出信号en使译码电路的存储器读信号nMEMR、存储器写信号nMEMW、系统存储器读信号nSMEMR、系统存储器写信号nSMEMW、IO读信号nIOR、IO写信号nIOW端输出高阻态，而信号oe为低，使双向锁存缓冲器输出处于高阻态，同时总线定时电路的地址总线SA、总线地址锁存使能BALE、系统高字节有效信号nBHE也呈高阻态，总线控制电路输出信号en1同时也使引脚信号DACK[3:0]、引脚信号DACK[7:5]、引脚信号AEN、引脚信号TC输出为高阻态；复位信号nRESET有效时引脚信号RESET输出高电平，同时复位ARM-PC/104桥内部各个计数器；I/O通道检查信号nIOCHK有效时引起一个中断信号，中断信号可以分配在空闲的任何一个外部中断上；中断和存储器直接存取辅助电路：中断申请信号IRQX经过反向后输出到引脚信号nIRQX，ARM CPU只有两个外部DMA通道，引脚信号DRQ[3:0]相或非后输出给引脚信号nXDREQ0、引脚信号DRQ[7:5]相或非后输出给引脚信号nXDREQ1，引脚信号nXDACK0反向后输出给引脚信号DACK[3:0]，引脚信号nXDACK0反向后输出给引脚信号DACK[7:5]；AEN在DMA期间被禁止；引脚信号nMASTER16和引脚信号nREFRESH期间，引脚信号IRQX、引脚信号DRQ[3:0]、引脚信号DRQ[7:5]的信号将不被输出到ARM CPU；引脚分为两组，一组是与ARM CPU总线的连接部分，二组是与PC/104总线连接部分，第一组信号引脚可以直接连接到ARM CPU外部总线相应信号引脚，第二组桥信号可以直接连接到PC/104总线的插座上。