[发明专利]半导体装置的制造方法

摘要

本发明提供可抑制栅绝缘膜的形成引起的沟道掺杂区域的杂质浓度降低的半导体装置的制造方法。在形成有硅氧化膜20及硅氮化膜21的状态下，从Y方向的斜上方离子注入p型杂质23₁、23₂。当定义第1部分21₁和第4部分21₄的间隔及第3部分21₃和第6部分21₆的间隔为W1，第2部分21₂和第5部分215的间隔为W2，硅氧化膜20及硅氮化膜21的合计的膜厚为T时，作为离子注入的注入角度α，采用tan^－1(W2/T)＜α≤tan^－1 (W1/T)的关系成立范围内的注入角度。在该范围内规定注入角度α后，通过硅氧化膜13向第2侧面10A₂及第5侧面10A₅内离子注入杂质23₁、23₂。

主权项

1.一种半导体装置的制造方法，具备以下工序：(a)在半导体基板的主面上形成类似H字状的第1掩模材料和类似H字状的第2掩模材料的工序，其中，所述第1掩模材料具有沿平面视图第1方向按照该顺序连接的第1部分、第2部分及第3部分，沿与上述第1方向垂直的平面视图第2方向的上述第2部分的尺寸比沿上述第2方向的上述第1及第3部分的各尺寸小，所述第2掩模材料具有沿上述第1方向按照该顺序连接的第4部分、第5部分及第6部分，沿上述第2方向的上述第5部分的尺寸比沿上述第2方向的上述第4及第6部分的各尺寸小，上述第1及第4部分、上述第2及第5部分以及上述第3及第6部分，分别相互隔开并沿上述第2方向排列；(b)用上述第1及第2掩模材料作为刻蚀掩模对上述半导体基板进行刻蚀，在上述主面内形成凹部的工序，其中，所述凹部具有由上述第1～第3部分的下方的上述半导体基板分别规定的第1侧面、第2侧面及第3侧面和由上述第4～第6部分的下方的上述半导体基板分别规定的第4侧面、第5侧面及第6侧面；(c)在上述主面上形成有上述第1及第2掩模材料的状态下，通过从上述第2方向的斜上方离子注入杂质，仅仅在上述第1～第6侧面中的上述第2及第5侧面内，分别形成第1导电型的第1沟道掺杂区域的工序；(d)在上述工序(c)后执行，通过填充上述凹部内而形成元件分离绝缘膜，将在上述工序(a)中形成上述第1及第2掩模材料的部分上述半导体基板，分别规定为第1元件形成区域及第2元件形成区域的工序；(e)在上述第1及第2元件形成区域内的上述主面内，分别形成上述第1导电型的第2沟道掺杂区域的工序；(f)在上述工序(c)后执行，除去上述第1及第2掩模材料的工序；(g)在上述工序(f)后执行，在上述第1及第2元件形成区域内的上述主面上，分别形成绝缘膜的工序；(h)在上述工序(g)获得的构造上，形成导电膜的工序；(i)通过对上述导电膜进行构图，在上述工序(a)中形成上述第2及第5部分的各部分的上述主面的上方，分别形成沿上述第2方向延伸的栅电极的工序；(j)在上述工序(a)中形成上述第1及第4部分的各部分的上述主面内，分别形成与上述第1导电型不同的第2导电型的第1源极·漏极区的工序；(k)在上述工序(a)中形成上述第3及第6部分的各部分的上述主面内，分别形成上述第2导电型的第2源极·漏极区的工序。