[发明专利]屏幕显示装置无效

专利信息
申请号: 200310120707.8 申请日: 2003-11-28
公开(公告)号: CN1525431A 公开(公告)日: 2004-09-01
发明(设计)人: 松本诚之 申请(专利权)人: 株式会社瑞萨科技;株式会社瑞萨LSI设计
主分类号: G09G5/18 分类号: G09G5/18
代理公司: 中国专利代理(香港)有限公司 代理人: 杨凯;王忠忠
地址: 日本*** 国省代码: 日本;JP
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摘要: 发明的屏幕显示装置中设有:按每个OSD显示块设定OSD显示用的数据的OSD RAM(1a、1b);由CPU(4)传送设定于OSD RAM(1a、1b)中的数据的存储器总线(11);以及为进行OSD显示,传送设定于OSD RAM(1a、1b)中的数据的OSD局部总线(12);通过切换开关(2a、2b),在OSD RAM(1a、1b)中交互地设定数据,并将设定的数据从OSD RAM(1a、1b)交互地向OSD局部总线(12)传送。从而,在高频率的OSD显示用时钟上也能正常地进行OSD显示。
搜索关键词: 屏幕 显示装置
【主权项】:
1.一种屏幕显示装置,其中设有:生成OSD显示用的数据的CPU,按每个OSD显示块设定OSD显示用的所述数据的第一与第二OSD RAM,将设定于所述第一与第二OSD RAM中的所述数据,与所述CPU的工作时钟同步地传送的存储器总线,为进行OSD显示,将设定于所述第一与第二OSD RAM中的所述数据,与OSD显示时钟同步地传送的OSD局部总线,由所述CPU设定切换位的寄存器,按照所述切换位的设定,将所述第一OSD RAM连接到所述存储器总线,并将所述第二OSD RAM连接到所述OSD局部总线的开关,以及在所述第二OSD RAM中设定的所述数据的OSD显示结束时,对所述CPU输出中断信号的OSD显示控制电路;所述CPU接受所述中断信号,设定所述寄存器的切换位,以将所述第二OSD RAM连接到所述存储器总线,并将所述第一OSD RAM连接到所述OSD局部总线,同时向所述存储器总线输出下一个数据。
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