[发明专利]校正串扰的方法

摘要

在半导体集成电路中，提供一种用于校正串扰的方法，它通过在相邻布线之间的信号传输而产生的布线之间的耦合电容实现影响，包括创建用于缓冲器划分的备用物的步骤；创建用于单元移动的备用物的步骤；或受影响网络逻辑合成步骤。这样通过缓冲区划分、单元移动或通过络解分解实现的单元数目的增加、逻辑颠倒以及输出端数目的变化可以校正串扰。

主权项

1.一种用于校正半导体集成电路版面设计中的串扰的方法，包括：并行布线长度的第一检测步骤，其中输入平行布线长度可用值的数据和关于串扰的版面设计数据，并根据这两个输入数据来提取并行布线长度违规的信息；搜索空余区的步骤，其中输入单元面积信息，并在并行布线长度违规信息中包含的违规布线的走线上搜索空余区，同时根据单元面积信息来提取空余区信息；创建用于缓冲器划分的备用物的步骤，其中将被划分的多个反相器提取出来作为串扰校正的备用物，所述反相器是从违规布线部分的驱动缓冲器或下一级驱动缓冲器被分离出的；布置和布线的步骤，其中在空余区信息中包含的空余区中对作为用于串扰校正的备用物的反相器进行布置和布线；并行布线长度的第二检测步骤，其中根据重新布置的反相器来检测并行布线长度的违规。