[发明专利]多处理器系统无效
| 申请号： | 200310114386.0 | 申请日： | 2003-11-14 |
| 公开（公告）号： | CN1501250A | 公开（公告）日： | 2004-06-02 |
| 发明（设计）人： | 早濑清 | 申请（专利权）人： | 株式会社瑞萨科技 |
| 主分类号： | G06F11/22 | 分类号： | G06F11/22 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 杨凯;王忠忠 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 芯片(1)设有：CPU(70、71)，调试执行部(80、81)，TAP控制器(90、91)，选择电路(10)，以及包括端子(2)～(6)的一组端子组。在只对CPU(70)进行调试的场合，TAP控制器(100)设定寄存器(101)，使信号(S11)为“H”，信号(S12)为“L”。在只对CPU(71)进行调试的场合，TAP控制器(100)设定寄存器(101)，使信号(S11)为“L”，信号(S12)为“H”。在对CPU(70、71)双方进行调试的场合，TAP控制器(100)设定寄存器(101)，使信号(S11、S12)同时为“H”。由此得到能够降低成本、有效率地对多个处理器进行调试的多处理器系统。 | ||
| 搜索关键词： | 处理器 系统 | ||
【主权项】：
1.一种多处理器系统，其中设有：多个处理器(70、71)；进行所述多个处理器的调试的至少一个调试执行部(80、81/8)；控制所述调试执行部的至少一个控制器(90、91/9)；与外部的调试装置连接的一组端子组(2～6)；以及从所述多个处理器中选择应进行调试的部分或全部处理器的选择电路(10、20、30、40)。
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