[发明专利]触发器电路

摘要

一种触发器电路，具有采用动态电路的输入部和采用静态电路的输出部，在比时钟周期短的脉冲宽度的期间内进行数据存取，可以减少晶体管数量、电路面积，降低电能消耗。该触发器电路，将构成与输入部(1)的输出侧连接的锁存电路(2)的反相电路(INV1)的输出，作为控制部(3)的输入使用。这样，从控制部(3)向输入部(1)输出的控制信号得到稳定，可以防止电路元件不需要的动作，降低无为的电力消耗，另外，由于可以同时实现控制部(3)的构成的简化，所以可以减少构成中晶体管的数量，缩小电路面积。

主权项

1.一种触发器电路，其特征在于：包括：输入端子、时钟端子、输出端子；输入向所述输入端子输入的信号以及所述时钟端子的时钟信号的输入部；锁存所述输入部的输出的锁存电路；具有第1节点、控制所述输入部的动作的控制部；以及从所述输出端子输出信号的输出部，所述输入部，作为控制信号接收所述控制部的第1节点的电平，并且具有第2节点，当所述时钟端子的时钟信号为低电平时与所述输入端子的输入信号值无关地从所述第2节点输出高电平信号，当所述时钟端子的时钟信号为高电平并且所述控制部的第1节点的控制信号为高电平时从所述第2节点输出取决于所述输入端子的输入信号的逻辑信号，所述锁存电路，接收所述输入部的第2节点的信号，并且具有第3节点，当所述时钟端子的时钟信号为高电平并且所述控制部的第1节点的控制信号为低电平时保持所述第2节点的信号，并从所述第3节点输出将所述输入部的第2节点的信号逻辑反相后的信号，所述控制部，接收所述时钟端子的时钟信号以及所述锁存电路的所述第3节点的信号，当所述时钟端子的时钟信号为低电平时从所述第1节点输出高电平的信号，当所述时钟端子的时钟信号为高电平时从所述第1节点输出将与所述锁存电路的所述第3节点的信号相同电平的信号经过给定延迟值延时后的信号，所述输出部，接收所述控制部的所述第1节点的信号以及所述锁存电路的所述第3节点的信号，当所述控制部的所述第1节点的信号为高电平并且所述锁存电路的所述第3节点的信号为低电平时，保持所述输出端子的信号，当所述控制部的所述第1节点的信号为低电平时，从所述输出端子输出取决于所述第1节点的信号的逻辑信号，另外当所述第3节点的信号为高电平时，输出取决于所述第3节点的信号的逻辑信号。