[发明专利]PLL电路的∑△调制器有效
| 申请号： | 02829558.7 | 申请日： | 2002-12-26 |
| 公开（公告）号： | CN1669223A | 公开（公告）日： | 2005-09-14 |
| 发明（设计）人： | 长谷川守仁 | 申请（专利权）人： | 富士通株式会社 |
| 主分类号： | H03L7/197 | 分类号： | H03L7/197 |
| 代理公司： | 北京三友知识产权代理有限公司 | 代理人： | 权鲜枝 |
| 地址： | 日本神奈*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明提供一种PLL电路的∑Δ调制器，其生成调制PLL电路的比较分频器的分频比的调制信号。多个串联连接的积分器(9a～9c)累计输入信号F，并在累计值超过规定值时输出溢出信号OF1～OF3。微分器(10a～10f)转发各积分器(9a～9c)的溢出信号OF1～OF3。加法器(51)将从微分器输出的输出信号(a～f)乘以规定系数，并对该乘法值进行加法运算。将加法器(51)的规定系数的绝对值被设定成小于规定值。通过该设定，调制信号的调制宽度减小。 | ||
| 搜索关键词： | pll 电路 调制器 | ||
【主权项】：
1.一种∑Δ调制器，生成调制PLL电路的比较分频器的分频比的调制信号，其特征在于，包括加法器，该加法器生成用于调制所述比较分频器的分频比的随机数作为所述调制信号，所述加法器生成使分频比的调制宽度变小的所述随机数。
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